一种具有同步功能的时钟系统及其同步实现方法技术方案

本发明专利技术公开了一种具有同步功能的时钟系统及其同步实现方法，该系统包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；参考切换模块用于切换内外参考信号；第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于控制和参数设置。本发明专利技术所公开的系统电路设计简单、编程灵活、体积小、重量轻、成本低、功耗低，易实现。易实现。易实现。

【技术实现步骤摘要】
一种具有同步功能的时钟系统及其同步实现方法


[0001]本专利技术涉及时钟信号处理领域，特别涉及一种具有同步功能的时钟系统及其同步实现方法。

技术介绍

[0002]随着现代电子技术(特别是芯片技术)的发展，现代测试仪器工作的频段越来越宽，已经由射频领域延伸到微波毫米波领域。便携式仪器作为现代测试仪器的一个门类，因具有体积小、重量轻、功耗低、便于携带等特点，特别适用于现代移动通信、无线信号监测等现场和野外测试场合。在一些测试场合中，便携式仪器的参考时基需要与被测试信号或者其他测试仪器的时基同步，并且便携式仪器内部也具有多种时钟发生的需求，例如新型高速模数转换器与FPGA之间以JESD204B接口连接时需要使用同源的固定相位差的器件时钟和SYSREF时钟。如何同时满足外部时基同步和内部多种用途的时钟发生要求给我们形成了新的挑战。
[0003]目前，便携式仪器的同步方案主要是通过采用较低频率的恒温或温补晶体振荡器作为主时钟，较高频率的压控晶体振荡器(VCXO)通过锁相的方式锁定到机内较低频率的晶体振荡器上；有外参考信号输入时，通过手动切换的方式锁定至外参考时钟。内部时钟的产生方案主要是对一个基础时钟进行倍频、分频和锁相等进行组合来实现多种用途的时钟的发生。
[0004]由于以上传统的同步方案和各种内部时钟的产生方案，仅仅是根据当时需要，糅合在一起形成一种临时的解决方法，无法在其他场合复用，而且在实际的应用中存在着占用电路板面积/微波模块体积较大、重量较大、成本较高等特点，因此需要一种能高效地融合时基同步和内部时钟发生的简单、经济、可复用的实现方案。

技术实现思路

[0005]为解决上述技术问题，本专利技术提供了一种具有同步功能的时钟系统及其同步实现方法，以达到电路设计简单、编程灵活、体积小、重量轻、成本低、功耗低的目的。
[0006]为达到上述目的，本专利技术的技术方案如下：
[0007]一种具有同步功能的时钟系统，包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；
[0008]所述参考切换模块，用于切换内外参考信号，并且在使用内部参考信号时，输出内部参考信号给外部使用；
[0009]所述第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；
[0010]所述第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；
[0011]所述分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；
[0012]所述控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时
模块相连，用于对参考切换模块进行内外切换操作和参数设置，用于对第一锁相环电路、第二锁相环电路进行参数设置，用于对分频和延时模块进行参数设置、清零操作、同步操作和时钟输出的开关控制。
[0013]上述方案中，所述参考切换模块包括开关S1、开关S2和晶体振荡器G1，晶体振荡器G1的一端连接控制模块的DAC，另一端分成二路，分别连接开关S1和开关S2；开关S1的一端连接外部，另一端分成二路，分别连接开关S2、晶体振荡器G1；开关S2的一端连接第一锁相环电路的分频器一，另一端分成二路，分别连接开关S1和晶体振荡器G1。
[0014]上述方案中，所述第一锁相环电路由分频器一、鉴相器一、环路滤波器一、振荡器G2和分频器二依次连接组成；所述分频器一的一端连接参考切换模块的开关S2，分频器二的一端连接鉴相器一。
[0015]上述方案中，所述第二锁相环电路由分频器三、鉴相器二、环路滤波器二、压控振荡器G3和分频器四依次连接组成；所述分频器三的一端连接第一锁相环电路的振荡器G2，分频器四的一端连接鉴相器二。
[0016]上述方案中，所述分频和延时模块包括并联的多路电路，每一路电路均由缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元依次连接组成。
[0017]上述方案中，所述控制模块包括CPU、CPLD和DAC，所述CPU连接CPLD，给CPLD提供各种控制信号和参数，DAC的一端连接CPLD，另一端连接参考切换模块的晶体振荡器G1，用于把CPLD发送过来的数字信号转换为模拟信号以调节晶体振荡器G1；CPLD的一端连接CPU，另一端连接参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块及DAC，用于切换参考切换模块的内外参考，用于设置第一锁相环电路、第二锁相环电路、分频和延时模块的参数，用于发出清零命令给分频和延时模块的各个数字延时单元，用于发出同步命令给分频和延时模块的各个分频器，用于提供数字信号给DAC。
[0018]上述方案中，所述开关S1和开关S2均为单刀双掷模拟开关，所述晶体振荡器G1为恒温/温补晶体振荡器。
[0019]上述方案中，所述振荡器G2为恒温/温补晶体振荡器或者压控振荡器，所述压控振荡器G3为射频/微波压控振荡器。
[0020]上述方案中，所述分频器一和分频器三为参考信号分频器，所述分频器二和分频器四为反馈信号分频器。
[0021]一种具有同步功能的时钟系统的同步实现方法，采用上述的一种具有同步功能的时钟系统，包括以下步骤：
[0022]步骤一、用户设置是否采用外部参考时钟；
[0023]步骤二、若采用外部参考时钟，则开关S1和开关S2断开与晶体振荡器G1的连接，外部参考时钟依次经过开关S1、开关S2和分频器一，进入步骤四；
[0024]步骤三、若不采用外部参考时钟，则切换到内部参考时钟，开关S1和开关S2之间断开连接，开关S1和开关S2分别与晶体振荡器G1相连，控制模块的CPLD给DAC提供数字信号；DAC进行数字模拟转换来调节晶体振荡器G1；晶体振荡器G1通过开关S2输出一路信号供分频器一使用，另一路通过开关S1提供给外部，进入步骤四；
[0025]步骤四、控制模块由CPU通过CPLD对第一锁相环电路、第二锁相环电路进行参数设置，使得第一锁相环电路依据外部或者内部参考时钟，在锁相后，振荡器G2输出一个更高频
率的参考信号给第二锁相环电路作为参考使用；第二锁相环电路在锁相后，压控振荡器G3输出一个射频/微波频段的基础时基信号给后续模块使用，进入步骤五；
[0026]步骤五、第二锁相环电路的压控振荡器G3输出的时基信号，在分频和延时模块中经缓冲后，各个数字延时电路根据控制模块的CPU经CPLD发出的清零命令，对压控振荡器G3输出的时基信号之前的信号进行清零；清零完成后，各个分频器五依据CPLD发出的同步命令进行同步，进入步骤六；
[0027]步骤六、控制模块经CPLD对分频和延时模块的缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元进行参数配置，调节和确定各路信号的频率、延时、逻辑电平类型后输出给内部各应用场合使用。
[0028]通过上述技术方案，本专利技术提供的一种具有同步功能的时钟系统及其同步实现方法具有如下有益效果：
[0029]本专利技术在可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有同步功能的时钟系统，其特征在于，包括：参考切换模块、第一锁相环电路、第二锁相环电路、分频和延时模块以及控制模块；所述参考切换模块，用于切换内外参考信号，并且在使用内部参考信号时，输出内部参考信号给外部使用；所述第一锁相环电路与参考切换模块相连，用于产生更高频率的参考信号；所述第二锁相环电路与第一锁相环电路相连，用于产生基础时基信号；所述分频和延时模块与第二锁相环电路相连，用于对基础时基信号进行分频、延时处理后输出各种类型的时钟；所述控制模块，与参考切换模块、第一锁相环电路、第二锁相环电路及分频和延时模块相连，用于对参考切换模块进行内外切换操作和参数设置，用于对第一锁相环电路、第二锁相环电路进行参数设置，用于对分频和延时模块进行参数设置、清零操作、同步操作和时钟输出的开关控制。2.根据权利要求1所述的一种具有同步功能的时钟系统，其特征在于，所述参考切换模块包括开关S1、开关S2和晶体振荡器G1，晶体振荡器G1的一端连接控制模块的DAC，另一端分成二路，分别连接开关S1和开关S2；开关S1的一端连接外部，另一端分成二路，分别连接开关S2、晶体振荡器G1；开关S2的一端连接第一锁相环电路的分频器一，另一端分成二路，分别连接开关S1和晶体振荡器G1。3.根据权利要求2所述的一种具有同步功能的时钟系统，其特征在于，所述第一锁相环电路由分频器一、鉴相器一、环路滤波器一、振荡器G2和分频器二依次连接组成；所述分频器一的一端连接参考切换模块的开关S2，分频器二的一端连接鉴相器一。4.根据权利要求3所述的一种具有同步功能的时钟系统，其特征在于，所述第二锁相环电路由分频器三、鉴相器二、环路滤波器二、压控振荡器G3和分频器四依次连接组成；所述分频器三的一端连接第一锁相环电路的振荡器G2，分频器四的一端连接鉴相器二。5.根据权利要求1所述的一种具有同步功能的时钟系统，其特征在于，所述分频和延时模块包括并联的多路电路，每一路电路均由缓冲器、分频器五、数字延时单元、模拟延时单元和差分/单端输出单元依次连接组成。6.根据权利要求4所述的一种具有同步功能的时钟系统，其特征在于，所述控制模块包括CPU、CPLD和DAC，所述CPU连接CPLD，给CPLD提供各种控制信号和参数，DAC的一端连接CPLD，另一端连接参考切换模块的晶体振荡器G1，用于把CPLD发送过来的数字信号转换为模拟信号以调节晶体振荡器G1；CPLD的一端连接CPU，另一端连接参考切换模块、第一锁相环电路、第二锁相环...

【专利技术属性】
技术研发人员：肖江涛，李柏林，王晓，王健，张健，苏勇辉，
申请(专利权)人：中电科思仪科技股份有限公司，
类型：发明
国别省市：