用于芯片复位架构的时钟延迟电路制造技术

本公开的实施例涉及用于芯片复位架构的时钟延迟电路。一种集成电路包括多个触发器和用于复位触发器的全局复位网络。集成电路包括同步时钟延迟电路，该同步时钟延迟电路响应于全局复位信号延迟提供给触发器的时钟信号中的转变。在时钟信号的转变中的延迟确保所有触发器在相同的延迟时钟周期内接收到全局复位信号，并且触发器在时钟信号的上升边沿或下降边沿期间不接收全局复位信号。边沿期间不接收全局复位信号。边沿期间不接收全局复位信号。

【技术实现步骤摘要】
用于芯片复位架构的时钟延迟电路


[0001]本公开涉及集成电路的领域。本公开更具体地涉及用于数字集成电路的复位定时分布。

技术介绍

[0002]集成电路通常包括用于各种逻辑电路和存储器电路的大量触发器。在一些情况下，可以需要的是同时复位逻辑电路和存储器电路的所有触发器。为此目的，集成电路通常包括全局复位网络，用于使能逻辑电路和存储器电路的所有触发器的全局复位。全局复位网络使得全局复位信号能够复位触发器。全局复位网络的设计可以有很大的问题。

技术实现思路

[0003]一个实施例是集成电路，包括多个第一触发器和复位网络，复位网络被配置为向第一触发器中的每个第一触发器提供全局复位信号。集成电路包括时钟电路，被配置为生成第一时钟信号。集成电路包括同步时钟延迟电路，被配置为接收第一时钟信号以及输出第二时钟信号，其中同步时钟延迟电路被配置为响应于全局复位信号来延迟在第二时钟信号中的转变。集成电路包括时钟网络，被配置为从同步时钟延迟电路接收第二时钟信号以及向第一触发器提供第二时钟信号。
[0004]一个实施例是一种方法，包括生成第一时钟信号，在同步时钟延迟电路处接收第一时钟信号，以及经由时钟网络将第二时钟信号从同步时钟延迟电路输出到多个第一触发器。方法包括在同步时钟延迟电路和复位网络处接收全局复位信号，以及响应于全局复位信号来延迟在第二时钟信号中的转变，该复位网络被耦合到第一触发器的每个第一触发器。
[0005]一个实施例是集成电路，包括被配置为生成全局复位信号的全局复位发生器、多个触发器以及被配置为向触发器中的每个触发器提供全局复位信号的复位网络。集成电路包括时钟电路，被配置为生成第一时钟信号，以及时钟延迟发生器，时钟延迟发生器被配置为接收第一时钟信号，基于第一时钟信号生成第二时钟信号，以及响应于全局复位信号来延迟第二时钟信号的上升边沿或下降边沿。
附图说明
[0006]图1A是根据一个实施例的集成电路的框图。
[0007]图1B是根据一个实施例的图1A的集成电路的一组触发器和复位网络的示意图。
[0008]图1C示出了根据一个实施例的在图1A的集成电路中生成的各种信号的图。
[0009]图2示出了根据一个实施例的在集成电路中生成的各种信号的图。
[0010]图3A是根据一个实施例的同步时钟延迟电路的示意图。
[0011]图3B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。
[0012]图4A是根据一个实施例的同步时钟延迟电路的示意图。
[0013]图4B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。
[0014]图5是根据实施例的用于管理集成电路的全局复位的方法的流程图。
具体实施方式
[0015]图1是根据一个实施例的集成电路100的框图。集成电路100包括多个触发器102、时钟电路104、时钟网络106、全局复位发生器108、复位网络110和同步时钟延迟电路112。集成电路100的部件一起协作以管理触发器102的全局复位。
[0016]在一个实施例中，触发器102是集成电路100的各种逻辑电路和存储器电路的一部分。触发器102可以用作逻辑电路和存储器电路的存储元件。每个触发器具有两个稳定状态，可以用于存储信息。触发器可以包括置位
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复位型触发器、翻转型触发器、JK型触发器、数据或延迟型触发器。
[0017]在一个实施例中，每个触发器102可以包括复位端子、时钟输入端子、一个或多个数据输入端子以及一个或多个数据输出端子。时钟输入端子被配置为响应于输入信号来接收时钟信号，以控制在状态之间切换的定时。在数据输出端子处存在的信号指示触发器的当前状态。在数据输出端子处存在的信号基于在数据输入端子、时钟输入端子以及复位端子处接收的信号。每个触发器102的复位端子可以用于复位触发器102的当前状态。如下文将更详细地描述的，集成电路100使得能够经由触发器102的复位端子对所有触发器102进行全局复位。
[0018]在一个实施例中，全局复位发生器108生成全局复位信号。全局复位发生器108可以响应于从集成电路100外部的电路、组件或设备接收的命令来生成全局复位信号。例如，用户可以按压在电子设备上的复位按钮，集成电路100为该电子设备的一部分。全局复位发生器108接收信号，指示应该响应于用户按压复位按钮而执行全局复位。全局复位发生器108输出全局复位信号。全局复位发生器108可以响应于除上述之外的其他类型的外部信号来生成全局复位信号。
[0019]在一种环境中，全局复位发生器108可以响应于集成电路100的内部生成的信号来生成全局复位信号。例如，集成电路100的电路或部件可以确定全局复位应当被执行。该电路或部件可以向全局复位发生器108提供信号，指示全局复位发生器108应该发起全局复位。全局复位发生器108可以响应于从集成电路100的电路或部件接收到的命令信号来生成全局复位信号。
[0020]全局复位信号发起触发器102的全局复位。每个触发器102在触发器102的复位端子上接收全局复位信号。因为触发器102中的每个触发器都接收全局复位信号，因此所有触发器102都被复位。以这种方式，全局复位发生器108发起触发器102的全局复位。
[0021]复位网络110向触发器102提供全局复位信号。复位网络110从全局复位发生器108接收全局复位信号。复位网络110将全局复位信号传递给所有触发器102的复位端子。因此，复位网络110耦合在触发器102中的全局复位发生器108之间。
[0022]复位网络110包括信号路径的网络。信号路径网络从接收全局复位信号的复位网络的输入分支到触发器102中的每个触发器的单独复位端子。信号路径可以包括在集成电
路100的各种金属层(金属1、金属2等)中形成的导电轨道。信号路径还可以包括填充在各种金属层之间的在各种介电层中形成的过孔的导电插头。触发器102的数目越大，复位网络110就越广泛和复杂。如下文将更详细地描述的，在不具有本文所述的一些解决方案的情况下，复位网络110的设计可以有很大问题。
[0023]在触发器102的状态中的转变也由提供给触发器102的时钟信号管理。通常，在触发器102的状态中的转变在时钟信号的上升边沿或下降边沿被提供给触发器102之后发生。当复位信号由触发器102接收时，复位将仅在时钟信号的下一上升边沿或下降边沿之后发生。同样地，基于在数据输入端子中的一个数据输入端子处接收的信号中的变化，在触发器102的状态中的转变将仅在时钟信号的下一上升边沿或下降边沿之后发生。
[0024]时钟电路104生成第一时钟信号。第一时钟信号根据时钟信号的特征频率在高值与低值之间交替。在一个实施例中，第一时钟信号基本上是方波。实际上，第一时钟信号的上升边沿和下降边沿包括对应的上升边沿或下降边沿的转变的持续时间的转换速率。
[0025]在一个实施例中，时钟电路1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：多个第一触发器；复位网络，被配置为向所述第一触发器中的每个第一触发器提供全局复位信号；时钟电路，被配置为生成第一时钟信号；同步时钟延迟电路，被配置为接收所述第一时钟信号并且输出第二时钟信号，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号来延迟在所述第二时钟信号中的转变；以及时钟网络，被配置为从所述同步时钟延迟电路接收所述第二时钟信号，以及向所述第一触发器提供所述第二时钟信号。2.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比用于所述第一触发器中的每个第一触发器接收所述全局复位信号的时间更长。3.根据权利要求1所述的集成电路，其中所述复位网络被配置为在所述全局复位信号生成之后的时间段内，向所述第一触发器提供所述全局复位信号，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比所述时间段更长。4.根据权利要求1所述的集成电路，其中所述复位网络和所述同步时钟延迟电路被配置为在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后、并且在所述同步时钟延迟电路停止延迟在所述第二时钟信号中的所述转变之前，确保所有所述第一触发器都接收到所述全局复位信号。5.根据权利要求4所述的集成电路，其中所述复位网络包括一个或多个延迟元件，所述一个或多个延迟元件被选择以确保在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后，所述第一触发器中的每个第一触发器接收所述全局复位信号。6.根据权利要求5所述的集成电路，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号，将所述第二时钟信号的所述转变延迟所述第一时钟信号的所选择数目的周期。7.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括计数器，所述计数器被配置为在接收到所述全局复位信号之后对所述第一时钟信号的时钟周期数目进行计数，其中所述同步时钟延迟电路被配置为延迟所述转变，直到所述计数器达到所选择的数目为止。8.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括多个串联连接的第二触发器，并且每个第二触发器被配置为接收所述全局复位信号和所述第一时钟信号。9.根据权利要求8所述的集成电路，其中所述同步时钟延迟电路包括时钟缓冲器，所述时钟缓冲器被配置为接收所述第一时钟信号、从所述第二触发器中的一个第二触发器接收复位中断信号、以及输出所述第二时钟信号。10.根据权利要求1所述的集成电路，其中所述转变是所述第二时钟信号的上升边沿或下降边沿。...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：