随机数字生成器制造技术

本发明专利技术提供了一种随机数字生成器。用于生成具有预定频率的时钟的时钟生成单元（３０）、用于基于生成的时钟生成用于预定加密算法的输入值的输入值生成单元（３１、３２）、以及用于通过基于生成的输入值执行加密算法来生成随机数字数据的计算处理单元（２９）被集成在一起，并且时钟和输入值被封装在集成电路内部，使得从集成电路的外部不可见。

【技术实现步骤摘要】

本专利技术涉及生成随机数字数据(生成例如加密密钥)的随机数字生成器的改进。
技术介绍
众所周知，日本专利申请公开出版物第2003-84668号中披露了上述随机数字生成器的一个实例。该生成器将第一伪随机信号和第二伪随机信号用作种子(seed)和密钥，生成随机数字数据，其中，第一伪随机信号是基于从外部提供的第一时钟生成的，第二伪随机信号是基于通过随机选取从外部提供的具有不同频率的多个时钟获得的第二时钟生成的。然而，由于第一和第二时钟的频率在日本专利申请公开出版物第2003-84668号中描述的用于生成随机数字数据的装置中是事先已知的，因此能够预测第一和第二伪随机信号，从而可以容易地预测将生成的随机数字数据。
技术实现思路
本专利技术已经考虑到上述情况，并且本专利技术的目的在于提供一种随机数字生成器，该随机数字生成器能够通过外部不可见的内部时钟生成用于加密算法的各种输入值，使得很难预测将生成的随机数字数据。根据本专利技术的一个方面，提供了一种随机数字生成器，其中，集成有以下电路时钟生成单元，用于生成具有预定频率的时钟；输入值生成单元，用于基于在时钟生成单元中生成的时钟，生成用于预定加密算法的输入值；以及计算处理单元，用于通过基于在输入值生成单元中生成的输入值执行加密算法，来生成随机数字数据，并且，在时钟生成单元中生成的时钟和在输入值生成单元中生成的输入值被封装在集成电路内部，使得不可能从集成电路的外部观察到。附图说明图1是示出本专利技术的一个实施例的方框结构图，用于示意性地说明信息处理系统；图2是用于说明根据该实施例的信息处理系统中使用的随机数字生成电路的第一实例的方框结构图；图3是用于说明根据该实施例的信息处理系统中使用的随机数字生成电路的第二实例的方框结构图；图4是用于说明根据该实施例的信息处理系统中使用的随机数字生成电路的第三实例的方框结构图；以及图5是用于说明根据该实施例的信息处理系统中使用的随机数字生成电路的第四实例的方框结构图。具体实施例方式以下将参照附图详细描述根据本专利技术的一个实施例。图1示意性地示出了根据该实施例的信息处理系统。假设该信息处理系统被构造使得光盘再生装置11由个人计算机(PC)12控制。换言之，光盘再生装置11包括其上安装有光盘13(诸如数字通用光盘(digital versatile disk，简称DVD))的光盘驱动单元14。该光盘驱动单元14从安装的光盘13读出记录数据并将其输出到信号处理单元15。信号处理单元15为了将输入数据传送到PC 12而对其执行预定信号处理，并对经过信号处理的数据执行加密处理，以从输入/输出端子16输出到外部。控制器17基于来自PC 12的指令总体控制一系列处理操作。从光盘再生装置11中的输入/输出端子16输出的数据经由电缆18提供至PC 12中的输入/输出端子19。提供至输入/输出端子19的数据由信号处理单元20解码，然后提供到信息处理单元21，用于预定信息处理。一系列处理操作均由控制器22总体控制。控制器22与键盘23、显示器24、存储器25等连接，并生成光盘再生装置11的指令信号，或执行每个单元的控制，以反映用户的请求。在这种情况下，在控制器22中生成的用于光盘再生装置11的指令信号经过由信号处理单元20执行的加密处理，经由输入/输出端子19、电缆18、和输入/输出端子16，提供到光盘再生装置11中的信号处理单元15，并在信号处理单元15中解码以提供给控制器17。随后，光盘再生装置11中的控制器17基于经过解码的指令信号控制光盘驱动单元14，使得光盘再生装置11由PC 12控制。此外当PC 12中的控制器22通过光盘再生装置11中的控制器17执行验证(authentication)时，执行加密用于数据通信。图2示出用于信号处理单元15、20中的加密处理的随机数字生成电路26的第一实例。换言之，随机数字生成电路26是集成的，类似于例如大规模集成电路(LSI)，并配置有用于外部的时钟输入端子27和随机数字输出端子28。当具有预定频率的参考时钟被提供到时钟输入端子27时，参考时钟被提供给用于执行加密算法的计算处理单元29作为其操作时钟。由计算处理单元29执行的加密算法使用已知的AES(advancedencryption standard，高级加密标准)、DES(data encryption standard，数据加密标准)、或诸如SHA的散列算法。提供到时钟输入端子27的参考时钟被提供给锁相环(phaselocked loop，简称PLL)电路30，以转换成频率与初始频率不同的时钟。然后，将从PLL电路30输出的时钟分别提供至种子寄存器31和密钥寄存器32。种子寄存器31和密钥寄存器32基于输入时钟分别生成种子和密钥，以作为用于加密算法的输入值提供给计算处理单元29，从而使用例如基于输入时钟操作的M序列伪随机数字生成器或计数器。因此，计算处理单元29使用种子寄存器31和密钥寄存器32的输出作为输入值，执行加密算法，以生成随机数字数据。在计算处理单元29中生成的随机数字数据经由随机数字输出端子28提取到外部，以用于加密处理。根据上述第一实例，其被构造使得提供到时钟输入端子27的参考时钟被PLL电路30转换成频率与初始频率不同的时钟。然后，种子寄存器31和密钥寄存器32基于转换的时钟生成种子和密钥，以作为用于加密算法的输入值提供给计算处理单元29。换言之，提供给种子寄存器31和密钥寄存器32的时钟、以及基于时钟生成的种子和密钥被封装在构成随机数字生成电路26的LSI内部，使得从LSI的外部不可见。因此，基于时钟生成的种子和密钥很难被预测，从而很难预测由计算处理单元29生成的随机数字数据。图3示出随机数字生成电路26的第二实例。在图3中，与图2的部件相同的部件由用于描述的相同参考标号指示。通过PLL电路30进行频率转换后的时钟被提供给计算处理单元29作为其操作时钟。因此，使得预测由计算处理单元29生成的随机数字数据更加困难。图4示出随机数字生成电路26的第三实例。在图4中，与图2的部件相同的部件由用于描述的相同参考标号指示。在不使用提供到时钟输入端子27的参考时钟的情况下，PLL电路30唯一地生成具有预定频率的时钟，以将其提供给种子寄存器31和密钥寄存器32。图5示出随机数字生成电路26的第四实例。在图5中，与图2的部件相同的部件由用于描述的相同参考标号指示。在不从外部输入参考时钟的情况下，PLL电路30唯一地生成具有预定频率的时钟，以将其提供给计算处理单元29、种子寄存器31、和密钥寄存器32。根据第一至第四实例，在任何一个实例中，在PLL电路30中生成的时钟和基于时钟生成的种子和密钥被封装在构成随机数字生成电路26的LSI内部，使得从LSI的外部不可见。因此，在种子寄存器31和密钥寄存器32中生成的种子和密钥很难被预测。因此，很难预测提供给计算处理单元29的用于加密算法的多个输入值，这使得很难预测在计算处理单元29中生成的随机数字数据。本专利技术并不局限于上述实施例，并且在应用阶段，在不背离本专利技术的精神的情况下，本专利技术可以对其构成进行多种修改和具体化。通过适当地组合实施例中披露的多种组成部分，能够形成多个专利技术。例如，可以从实施例中示出的所有组成部分中删除本文档来自技高网...

【技术保护点】
一种随机数字生成器，其特征在于，集成有以下电路：时钟生成单元（３０），用于生成具有预定频率的时钟；输入值生成单元（３１、３２），用于基于在所述时钟生成单元（３０）中生成的时钟，生成用于预定加密算法的输入值；以及计算处理单元（２９），用于通过基于在所述输入值生成单元（３１、３２）中生成的输入值执行所述加密算法，来生成随机数字数据，并且在所述时钟生成单元（３０）中生成的时钟和在所述输入值生成单元（３１、３２）中生成的输入值被封装在所述集成电路内部，使得不可能从所述集成电路 的外部观察到。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大野克哉，福田智之，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]