一种基于电容耦合的谐波抑制边沿合成发射机制造技术

本发明专利技术公开一种基于电容耦合的谐波抑制边沿合成发射机，由延迟锁相环、数据选择器和谐波抑制边沿合成器组成，延迟锁相环用于产生具有固定相位差的低频信号，数据选择器进行数据调制，选择通过的多路低频信号送到基于电容耦合的谐波抑制边沿合成器中进行N倍频，通过电容耦合实现阶梯波的幅度和相位加权，得到具有谐波抑制功能的阶梯波载波，以实现抑制高频信号的三次和五次谐波。本发明专利技术所述的基于电容耦合的谐波抑制边沿合成发射机，由于电路不受输入频率限制，可适用于宽频带；且电路结构简单，通用性强，便于集成化。

【技术实现步骤摘要】
一种基于电容耦合的谐波抑制边沿合成发射机
本专利技术涉及边沿合成发射机
，特别是涉及一种基于电容耦合的谐波抑制边沿合成发射机。
技术介绍
通常而言，收发系统传输的信号中除了基频信号外，还会存在其他谐波分量，比如三次谐波和五次谐波。这些谐波分量往往会对其他信道的信号产生干扰，而且会影响输出信号的质量，也会占用系统的功耗。此外，如果信号经过了非线性模块，由于非线性效应的影响，谐波的存在会严重损害需要的信号，比如三阶非线性模块导致的三阶交调现象。传统的发射机都会通过特定的滤波网络来滤除谐波，这些滤波网络往往会牺牲很大的面积。边沿合成器是收发系统中常见的模块，用于将多组低频信号进行边沿合成，倍频为高频信号。传统的边沿合成器合成的高频信号波形往往为方波，方波中含有大量的高次谐波分量，如果不加以滤除，会对系统的性能产生很大的影响。因此，为解决发射机中传统边沿合成器存在的谐波问题，尤其是三次谐波分量和五次谐波分量，迫切需要一种新型的边沿合成发射机，既可以实现N倍频的功能，又可以抑制合成波形的谐波分量。
技术实现思路
本专利技术的目的是针对现有技术中存在的技术缺陷，而提供一种基于电容耦合的谐波抑制边沿合成发射机。为实现本专利技术的目的所采用的技术方案是：一种基于电容耦合的谐波抑制边沿合成发射机，由延迟锁相环、数据选择器和谐波抑制边沿合成器组成，延迟锁相环用于产生具有固定相位差的低频信号，数据选择器进行数据调制，选择通过的多路低频信号送到基于电容耦合的谐波抑制边沿合成器中进行N倍频，通过电容耦合实现阶梯波的幅度和相位加权，得到具有谐波抑制功能的阶梯波载波，以实现抑制高频信号的三次和五次谐波。其中，所述谐波抑制边沿合成器包括三组边沿耦合器；每一组边沿耦合器由N路级联的PMOS管、N路级联的NMOS管构成；每路级联的PMOS管包括第一PMOS管与第二PMOS管，第一PMOS管的漏极与第二PMOS管的源极相接，N路级联的PMOS管中N个第一PMOS管的源极相接后接电源；每路级联的NMOS管包括第一NMOS管、第二NMOS管；第二NMOS管的源极与第一NMOS管的漏极相接，N路级联的NMOS管中的第一NMOS管的源极相接后接地，N路级联的NMOS管中的第二NMOS管的漏极以及N路级联的PMOS管中N个第二PMOS管的漏极相接后通过一个电容接信号输出端OUT。其中，三组边沿耦合器中的三个电容的比值为本专利技术的基于电容耦合的谐波抑制边沿合成发射机，通过电路结构合成特定的阶梯波来抑制三次和五次谐波，且具有宽频带的优势，不受输入频率的限制，具有较好的应用前景。附图说明图1a-图1b分别是传统边沿合成器和基于电容耦合的谐波抑制边沿合成器的工作时序图；图2是基于电容耦合的谐波抑制边沿合成器的电路示意图；图3是本专利技术实施例边沿合成电路的电路示意图；图4是本专利技术实施例的基于电容耦合的谐波抑制发射机的示意框图；图5是本专利技术基于电容耦合的谐波抑制边沿合成器的工作状态图；图6是本专利技术实施例的发射机仿真时域波形图；图7是本专利技术实施例的发射机输出波形频谱图。具体实施方式以下结合附图和具体实施例对本专利技术作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例的基于电容耦合的谐波抑制边沿合成发射机，在基于方波的边沿合成技术(其工作原理如图1a所示)的基础上，通过电容耦合来实现阶梯波的幅度和相位加权，从而抑制高频信号的三次和五次谐波，其工作时序图如图1b所示。本专利技术实施例的基于电容耦合的谐波抑制边沿合成发射机，由延迟锁相环(Delaylookedloop,DLL)、数据选择器(MUX)和谐波抑制边沿合成器组成，如图3所示，其中，基于电容耦合的谐波抑制边沿合成器的电路图如图2所示，由三个边沿合成电路EC(EdgeCombiner)和比值为的三个电容组成，边沿合成电路EC由PMOS晶体管以及NMOS晶体管组成；其中，PMOS晶体管有两行，上边一行PMOS晶体管的源极接VDD，漏极接下一行PMOS晶体管源极，下边一行PMOS晶体管漏极连到一起，两行PMOS晶体管的栅极接输入低频信号；NMOS晶体管有两行，两行NMOS晶体管的栅极均接输入低频信号，最下边一行NMOS晶体管的源极都接到GND，其漏极分别接上一行NMOS晶体管的源极，处在上方的NMOS晶体管的漏极都接到一起，并与第二行PMOS晶体管的漏极相连一个EC的输出，该输出接一个电容F。三个电容的输出即为图1b所示的阶梯波，这种阶梯波本身就具备抑制三次和五次谐波的功能，合成这种波形就可省去了滤波器的使用，同时避免了三次谐波和五次谐波对电路的影响。其中，边沿合成器如图3所示，即图2中的EC电路，图3中仅展示了N＝9时的边沿合成电路EC，由9路NMOS管支路和9路PMOS支路组成，PMOS管和NMOS管是作为开关使用的，图3中，Xi表示的是输入低频信号，在ECB中，Xi表示的是Bi；在ECC中，Xi表示的是Ci；在ECD中，Xi表示的是Di。NMOS支路的两个NMOS的栅极输入均为高电平时，该NMOS支路才会导通，将输出电压拉至GND电平；同理，PMOS支路的两个PMOS的栅极输入均为低电平时，该PMOS支路才会导通，将输出电压拉至VDD电平。若为N倍频，则NMOS支路和PMOS支路的个数为N即可。谐波抑制边沿合成器将相位差为5°和10°的三组N路低频信号进行N倍频；同时由于电容的电荷求和以及振幅控制作用，可以得到具有谐波抑制功能的高频阶梯波信号。本专利技术实施例的谐波抑制发射机如图3所示，由延迟锁相环(Delaylookedloop,DLL)、数据选择器(MUX)和谐波抑制边沿合成器三部分组成。其中，延迟锁相环用于产生具有固定相位差的低频信号A1-A72，相邻两路信号的相位差为5°，其中A(1+N*8，N＝0-8)9路信号分别与A(2+N*8，N＝0-8)9路信号和A(3+N*8，N＝0-8)9路信号相差5°和10°；同理，A(5+N*8，N＝0-8)9路信号分别与A(6+N*8，N＝0-8)9路信号和A(7+N*8，N＝0～8)9路信号相差5°和10°。数据选择器(MUX)进行数据调制，根据需要选择通过A(1+N*8，N＝0-8)、A(2+N*8，N＝0-8)、A(3+N*8，N＝0-8)三组低频信号或者通过A(5+N*8，N＝0-8)、A(6+N*8，N＝0～8)、A(7+N*8，N＝0-8)三组低频信号，经过调制后的信号(B1-B9、C1-C9、D1-D9)被送到基于电容耦合的谐波抑制边沿合成器中进行倍频，得到具有谐波抑制功能的阶梯波载波。信号输出端所设置的电感作为匹配网络的一部分，配合电容可滤除阶梯波中更高次的谐波分量，将阶梯波变为正弦波输出到天线上。图1b中展示的VOUT的6个电压状态，状态0、状态1、状态2、状态3分在图4中做详细说明。状态0：输本文档来自技高网...

【技术保护点】
1.基于电容耦合的谐波抑制边沿合成发射机，其特征在于，由延迟锁相环、数据选择器和谐波抑制边沿合成器组成，延迟锁相环用于产生具有固定相位差的低频信号，数据选择器进行数据调制，选择通过的多路低频信号送到基于电容耦合的谐波抑制边沿合成器中进行N倍频，通过电容耦合实现阶梯波的幅度和相位加权，得到具有谐波抑制功能的阶梯波载波，以实现抑制高频信号的三次和五次谐波。/n

【技术特征摘要】
1.基于电容耦合的谐波抑制边沿合成发射机，其特征在于，由延迟锁相环、数据选择器和谐波抑制边沿合成器组成，延迟锁相环用于产生具有固定相位差的低频信号，数据选择器进行数据调制，选择通过的多路低频信号送到基于电容耦合的谐波抑制边沿合成器中进行N倍频，通过电容耦合实现阶梯波的幅度和相位加权，得到具有谐波抑制功能的阶梯波载波，以实现抑制高频信号的三次和五次谐波。


2.根据权利要求1所述基于电容耦合的谐波抑制边沿合成发射机，其特征在于，所述谐波抑制边沿合成器包括三组边沿耦合器；每一组边沿耦合器由N路级联的PMOS管、N路级联的NMOS管构成；
每路级联的PM...

【专利技术属性】
技术研发人员：王科平，崔梦倩，魏国，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12