一种新型的GIP电路制造技术

本实用新型专利技术提供了一种新型的GIP电路，T1的输入端与直流高电压连接，T1的输出端与Q连接，T1的控制端与V

【技术实现步骤摘要】
一种新型的GIP电路
本技术涉及LCD显示屏领域，尤其涉及一种新型的GIP电路。
技术介绍
显示屏的GIP电路的输出波形由于受耗TFT漏电的影响，从而导致GIP输出波形会失真，GIP波形的失真会使得显示屏内显示区域的TFT开启和关闭出现问题，从而导致显示屏的显示异常。
技术实现思路
为此，需要提供一种新型的GIP电路，通过改变GIP的电路结构，改善GIP的输出波形，使得显示屏显示区域内的TFT漏电变得极小，可以忽略不计，从而改善显示屏的显示效果。为实现上述目的，本申请提供了一种新型的GIP电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9和T10，还包括电容：C1；所述T1的输入端与直流高电压连接，所述T1的输出端与Q点连接，所述T1的控制端与Vg(n-4)连接；所述T2的输入端与直流高电压连接，所述T2的输出端与Q1点连接，所述T2的控制端与Q点连接；所述T3的输入端与直流高电压连接，所述T3的输出端与Q2点连接，所述T3的控制端与CK(n+4)连接；所述T4的输入端与CKn连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q点连接；所述T5的输入端与T3的输出端连接，所述T5的输出端与直流低电压连接，所述T5的控制端与T1的输出端连接；所述T6的输入端与Q点连接，所述T6的输出端与Q1连接，所述T6的控制端与Q2点连接；所述T7的输入端与Q1点连接，所述T7的输出端与直流低电压连接，所述T7的控制端与Q2点连接；所述T8的输入端与Q点连接，所述T8的输出端与Q1点连接，所述T8的控制端与Vg(n+4)连接；所述T9的输入端与Q1点连接，所述T9的输出端与直流低电压连接，所述T9的控制端与Vg(n+4)连接；所述T10的输入端与Vg(n)连接，所述T10的输出端与直流低电压连接，所述T10的控制端与Q2点连接；所述C1一极板连接Q点，所述C1另一极板连接Vg(n)。进一步地，所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为耗尽型的晶体管。进一步地，所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管。进一步地，所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管，且所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10设置在显示面板上。进一步地，所述显示面板为LCD显示面板。本申请还提供了一种新型的GIP电路驱动方法，应用于上述任意一项所述的一种GIP电路，包括如下步骤：在t1阶段，FW写入高电位，VGL写入低电位，Vg(n-4)写入高电位，Vg(n+4)写入低电位；在t2阶段，FW写入高电位，VGL写入低电位，Vg(n-4)写入低电位，Vg(n+4)写入低电位；在t3阶段，FW写入高电位，VGL写入低电位，Vg(n-4)写入低电位，Vg(n+4)写入高电位。进一步地，在t1阶段还包括，CK(n+4)写入低电位，CKn写入低电位；在t2阶段还包括，CK(n+4)写入低电位，CKn写入高电位；在t3阶段还包括，CK(n+4)写入高电位，CKn写入低电位。区别于现有技术，上述技术方案通过改变GIP的电路结构，使得GIP的Q点电压变得稳定，使得下拉的TFT没有漏电产生，或者使漏电变得极小，可以忽略不计；同时改善GIP的输出波形，以此改善显示屏的显示效果，同时提高显示屏的显示品质。附图说明图1为所述一种新型的GIP电路结构图；图2为所述一种新型的GIP电路时序图。具体实施方式为详细说明技术方案的
技术实现思路
、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。请参阅图1至图2，本申请提供了一种新型的GIP电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10和电容：C1；所述T1的输入端与直流高电压连接，所述T1的输出端与Q点连接，所述T1的控制端与Vg(n-4)连接；所述T2的输入端与直流高电压连接，所述T2的输出端与Q1点连接，所述T2的控制端与Q点连接；所述T3的输入端与直流高电压连接，所述T3的输出端与Q2点连接，所述T3的控制端与CK(n-4)连接；所述T4的输入端与CKn连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q点连接；所述T5的输入端与T3的输出端连接，所述T5的输出端与直流低电压连接，所述T5的控制端与T1的输出端连接；所述T6的输入端与Q点连接，所述T6的输出端与Q1连接，所述T6的控制端与Q2点连接；所述T7的输入端与Q1点连接，所述T7的输出端与直流低电压连接，所述T7的控制端与Q2点连接；所述T8的输入端与Q点连接，所述T8的输出端与Q1点连接，所述T8的控制端与Q2点连接；所述T9的输入端与Q1点连接，所述T9的输出端与直流低电压连接，所述T9的控制端与Vg(n+4)连接；所述T10的输入端与Vg(n)连接，所述T10的输出端与直流低电压连接，所述T10的控制端与Q2点连接；所述C1一极板连接Q点，所述C1另一极板连接Vg(n)。请参阅图1，需要说明的是，在本申请中的晶体管可以为P型或者为N型，即，在N型晶体管中输入端为漏极，输出端为源极；在P型晶体管中输入端为源极，输出端为漏极；且不论哪种晶体管控制端均为栅极。Vg(n)为输出电压，且Vg(n)与一个像素点连接；Vg为栅极电压，CK为时钟信号线；本申请中Vg(n)中的n表示某一行的第n个子像素；Vg(n+4)和Vg(n-4)中的(n-4)以及(n+4)用于表示某行中像素点的启动周期，即，每个周期中有多少个像素点依次开启。显示面板中有多个这样的GIP电路，每个GIP电路通过Vg(n)连接到一个子像素中，Vg(n+4)和Vg(n-4)连接驱动ic中。多个的子像素是阵列排布在显示面板上，而每个子像素的一侧均设置有一个GIP电路。在实施例一中，本申请的每一级GIP电路共有10颗TFT，1个电容C1，FW是直流高电压，设为15V，VGL是直流低电压，设为-10V，在本专利中，CKn的高电位是FW电位，CKn的低电位是VGL电位，CKn的高电位和低电位只是和FW、VGL在数值上相等，并不是同一根信号。对Q点来说，将电压上拉的TFT有T1、T4，将电压下拉的TFT有T6、T7、T8、T9、T10。本专利通过控制Q1节点的电压，使得T6、T8没有漏电产生，从而Q点没有了漏电路径，Q点没有漏电产生，Vg(n)的波形才不会失真。以下介绍GIP的驱动过程，请参阅图2时序图：在t1时刻，Vg(n-4)为高电位，此时T1、T2、T4、T5打开，T3处于关闭状态，直到CK(n+4)变为高电位时才由低电位变为高电位。Q和Q1节点充电到FW高电压；Q点的电位升高，T4、本文档来自技高网...

【技术保护点】
1.一种新型的GIP电路，其特征在于，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9和T10，还包括电容：C1；/n所述T1的输入端与直流高电压连接，所述T1的输出端与Q点连接，所述T1的控制端与V

【技术特征摘要】
1.一种新型的GIP电路，其特征在于，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9和T10，还包括电容：C1；
所述T1的输入端与直流高电压连接，所述T1的输出端与Q点连接，所述T1的控制端与Vg(n-4)连接；
所述T2的输入端与直流高电压连接，所述T2的输出端与Q1点连接，所述T2的控制端与Q点连接；
所述T3的输入端与直流高电压连接，所述T3的输出端与Q2点连接，所述T3的控制端与CK(n+4)连接；
所述T4的输入端与CKn连接，所述T4的输出端与Vg(n)连接，所述T4的控制端与Q点连接；
所述T5的输入端与T3的输出端连接，所述T5的输出端与直流低电压连接，所述T5的控制端与T1的输出端连接；
所述T6的输入端与Q点连接，所述T6的输出端与Q1连接，所述T6的控制端与Q2点连接；
所述T7的输入端与Q1点连接，所述T7的输出端与直流低电压连接，所述T7的控制端与Q2点连接；
所述T8的输入端与Q点连接，所述T8的输出端与Q1点连接，所述T8的控...

【专利技术属性】
技术研发人员：谢建峰，熊克，
申请(专利权)人：福建华佳彩有限公司，
类型：新型
国别省市：福建;35