一种MOS管的制造方法技术

本发明专利技术公开了一种MOS管的制造方法，包括步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。本发明专利技术提供的MOS管的制造方法具有更小的单位面积导通电阻、成本更低等优点。

【技术实现步骤摘要】
一种MOS管的制造方法
本专利技术涉及半导体
，尤其涉及一种MOS管的制造方法。
技术介绍
MOS管芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOS管的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOS管芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOS管芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOS管芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。现有技术的缺点：请参阅图1，体区和外延层构成PN结(称之为体区结)，多晶硅栅、栅氧化层和外延层构成M-O-S电容，当漏端承受高电位时，所述PN结和所述M-O-S电容都处于反偏状态，在PN结和M-O-S电容的交接位置，电场比较集中，MOS管容易在此位置发生击穿；在此情况下为实现目标击穿电压，需要采用电阻率或(和)厚度比较大的外延层，所以芯片的单位面积导通电阻受此因素影响而做不小，需要较大的芯片面积才能实现目标导通电阻，芯片成本较高。
技术实现思路
本专利技术提供了一种MOS管的制造方法，旨在解决芯片单位面积的导通电阻大的问题。根据本申请实施例，提供了一种MOS管的制造方法，包括如下步骤：步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。优选地，所述步骤S2包括以下步骤：步骤S21：在外延层的表面形成掩膜，掩膜包括第一氧化层、第二氧化层和第一氮化硅，第一氧化层形成在外延层的表面，第一氮化硅形成在第一氧化层的表面，第二氧化层形成在第一氮化硅的表面；步骤S22：在外延层中形成沟槽，去除第二氧化层，在沟槽的表面生长栅氧化层。优选地，所述衬底的下表层为MOS管的漏，所述多晶硅层为MOS管的栅，所述第三掺杂区为MOS管的源区，所述第一掺杂区和所述第二掺杂区构成MOS管的体区。优选地，所述沟槽的深度小于所述外延层的厚度。优选地，所述第一掺杂区的深度、第二掺杂区的深度小于所述沟槽的深度。优选地，所述第二掺杂区的宽度为0.2-0.5微米。优选地，所述第三掺杂区的深度为0.15-0.4微米。优选地，所述衬底为体硅或绝缘层上硅SOI。本申请实施例提供的技术方案可以包括以下有益效果：本申请设计了一种MOS管的制造方法，通过该制造方法获得的MOS管，第二掺杂区的掺杂浓度低于第一掺杂区的掺杂浓度，其中掺杂浓度较低的第二掺杂区靠近栅氧化层，由于第二掺杂区的掺杂浓度比第一掺杂区的掺杂浓度更小，PN结的掺杂浓度越小其击穿电压越高，因此第二掺杂区与外延层构成的PN结比第一掺杂区与外延层构成的PN结的击穿电压更高，因此可减弱多晶硅栅-栅氧化层-外延层构成的M-O-S电容与体区结交接位置的电场集中效应，提升MOS管的制造方法的击穿电压。即，相比现有技术，采用本专利技术可以得到比现有技术更高的击穿电压，或在实现相同击穿电压的情况下得到更小的单位面积导通电阻。附图说明为了更清楚地说明本专利技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本现有技术中MOS管结构示意图；图2是本专利技术一种MOS管的制造方法的流程示意图；图3是本专利技术一种MOS管的制造方法中步骤S2的流程示意图；图4是本专利技术一种MOS管的制造方法制成的MOS管的结构示意图。标号说明:10、MOS管的制造方法；1、衬底；2、外延层；3、沟槽；4、栅氧化层；5、多晶硅层；6、第一掺杂区；7、第二掺杂区；8、第三掺杂区。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。还应当理解，在此本专利技术说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本专利技术。如在本专利技术说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本专利技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。请参阅图2并结合图4，本专利技术公开了一种MOS管的制造方法10，包括以下步骤：步骤S1：在衬底1的表面形成外延层2；步骤S2：在外延层2的表面依次形成沟槽3、栅氧化层4以及多晶硅层5；步骤S3：淀积多晶硅层5，去除沟槽3之外的多晶硅层5，在外延层2的依次表面形成第一掺杂区6和第二掺杂区7，第二掺杂区7设置在沟槽3的外表面，第一掺杂区6与栅氧化层4的间隔距离等于第二掺杂区7的宽度，所述第二掺杂区7的掺杂浓度小于所述第一掺杂区6的掺杂浓度；步骤S4：在第一掺杂区6的表层形成第三掺杂区8，第三掺杂区8的深度小于所述第一掺杂区6的深度，第三掺杂区8的深度小于所述第二掺杂区7的深度。请参阅图3并结合图4，所述步骤S2包括以下步骤：步骤S21：在外延层2的表面形成掩膜，掩膜包括第一氧化层、第二氧化层和第一氮化硅，第一氧化层形成在外延层2的表面，第一氮化硅形成在第一氧化层的表面，第二氧化层形成在第一氮化硅的表面；步骤S22：在外延层2中形成沟槽3，去除第二氧化层，在沟槽3的表面生长栅氧化层4。请参阅图4，可以理解，所述衬底1的下表层为MOS管的漏，所述多晶硅层5为MOS管的栅，所述第三掺杂区8为MOS管的源区，所述第一掺杂区6和所述第二掺杂区7构成MOS管的体区。可以理解，所述沟槽3的深度小于所述外延层2的厚度。可以理解，所述第一掺杂区6的深度、第二掺杂区7的深度小于所述沟槽3的深度。可以理解，所述第二掺杂区7本文档来自技高网...

【技术保护点】
1.一种MOS管的制造方法，其特征在于：包括以下步骤：/n步骤S1：在衬底的表面形成外延层；/n步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；/n步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；/n步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。/n

【技术特征摘要】
1.一种MOS管的制造方法，其特征在于：包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；
步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；
步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。


2.如权利要求1所述的一种MOS管的制造方法，其特征在于：所述步骤S2包括以下步骤：
步骤S21：在外延层的表面形成掩膜，掩膜包括第一氧化层、第二氧化层和第一氮化硅，第一氧化层形成在外延层的表面，第一氮化硅形成在第一氧化层的表面，第二氧化层形成在第一氮化硅的表面；
步骤S22：在外延层中形成沟槽，去除...

【专利技术属性】
技术研发人员：徐晓辉，杨伟勋，
申请(专利权)人：深圳市吉利通电子有限公司，
类型：发明
国别省市：广东;44