半导体装置的形成方法制造方法及图纸

本公开实施例提供一种半导体装置的形成方法。半导体装置的形成方法包括形成延伸到半导体基板中的隔离区域；以及使隔离区域凹入。在凹入的步骤之后，在介于隔离区域之间的半导体材料的部分高于隔离区域的顶表面突出，以形成半导体鳍片。前述方法进一步包括形成栅极堆叠物，其包括：形成栅极电介质于半导体鳍片的侧壁以及顶表面上；以及沉积作为功函数层的氮化钛层于第一栅极电介质之上。在介于大约300℃以及大约400℃之间的范围的温度下沉积氮化钛层。形成源极区域以及漏极区域在栅极堆叠物的两侧上。

【技术实现步骤摘要】
半导体装置的形成方法
本专利技术实施例涉及半导体装置的形成方法，尤其涉及能够通过调整沉积温度来调整功函数的半导体装置的形成方法。
技术介绍
金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)装置一般包括金属栅极，形成前述金属栅极以解决公知多晶硅栅极中的多晶硅空乏效应(polydepletioneffect)。当所施加的电场从靠近栅极电介质的栅极区域扫除载子时，产生多晶硅空乏效应，形成空乏层(depletionlayers)。在n型掺杂的多晶硅层中，空乏层包括经离子化非移动的施体部位(ionizednon-mobiledonorsites)，其中在p型掺杂的多晶硅层中，空乏层包括经离子化非移动的受体部位(ionizednon-mobileacceptorsites)。空乏效应导致有效栅极电介质厚度的增加，使得在半导体表面处产生反转(inversion)层更为困难。通过调整沉积温度来调整功函数。金属栅极可以包括多层，从而可以满足n型金属氧化物半导体(n-typeMOS，NMOS)装置与p型金属氧化物半导体(p-typeMOS，PMOS)装置的不同需求。金属栅极的形成一般涉及到移除虚设栅极堆叠物以形成沟槽；沉积延伸到沟槽中的多个金属层；形成金属区域以填充沟槽的剩余部分；然后执行化学机械抛光(ChemicalMechanicalPolish，CMP)工艺，以移除金属层的多余部分。金属层及金属区域的剩余部分形成金属栅极。
技术实现思路
本公开实施例的目的在于提供一种半导体装置的形成方法，以解决上述至少一个问题。一实施例是关于一种半导体装置的形成方法。前述形成方法包括形成延伸到半导体基板中的隔离区域；以及使隔离区域凹入。其中，在凹入的步骤之后，在介于隔离区域之间的半导体材料的部分高于隔离区域的顶表面突出，以形成半导体鳍片。形成第一栅极堆叠物，其包括：形成第一栅极电介质于半导体鳍片的侧壁以及顶表面上；以及沉积作为功函数层的第一氮化钛层于第一栅极电介质之上。其中，第一氮化钛层在介于大约300℃以及大约400℃之间的第一范围的第一温度下沉积。形成源极区域以及漏极区域。其中，源极区域以及漏极区域在第一栅极堆叠物的两侧上。另一实施例是关于一种半导体装置。前述半导体装置包括第一晶体管及第二晶体管。第一晶体管包括第一半导体区域；在第一半导体区域之上的第一高k电介质；以及在第一高k电介质之上并与第一高k电介质接触的第一功函数层。其中，第一功函数层具有第一功函数。第二晶体管包括第二半导体区域；在第二半导体区域之上并与第二半导体区域接触的第二高k电介质；以及在第二高k电介质之上并与第二高k电介质接触的第二功函数层。其中，第一功函数层及第二功函数层由相同的材料形成，且其中第二功函数层具有高于第一功函数的第二功函数。又一实施例是关于一种半导体装置。前述半导体装置包括第一半导体区域、第一栅极堆叠物以及第一p型源极区域与第一p型漏极区域。第一栅极堆叠物在第一半导体区域上。第一栅极堆叠物包括：第一栅极电介质；以及在第一栅极电介质之上且与第一栅极电介质接触的第一氮化钛层。其中，第一氮化钛层具有大于大约1.5的第一(200)/(111)信号强度比值。第一p型源极区域与第一p型漏极区域在第一栅极堆叠物的两侧上。附图说明根据以下的详细说明并配合所附附图阅读，能够最好的理解本公开的所有方式。应注意的是，根据本产业的标准作业，各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。图1至图6、图7A、图7B、图8A、图8B、图9至图20、图21A以及图21B是根据本公开的一些实施例，描绘在形成鳍式场效晶体管(FinField-EffectTransistors，FinFETs)的中间阶段的透视图及剖面图。图22是根据本公开的一些实施例，描绘氮化钛层的功函数与形成温度的函数关系。图23是根据本公开的一些实施例，描绘在350℃及450℃下形成的两个氮化钛层的X光绕射(X-RayDiffraction，XRD)结果。图24根据一些实施例，描绘用于形成FinFET的工艺流程。附图标记如下：10:晶片100P,200P,300N:装置区域124’,224’,324’,36:鳍片138,238,338,38:虚设栅极堆叠物140,240,340,40:虚设栅极电介质142,242,342,42:虚设栅极电极144,244,30,344,44:硬掩模层146,246,346,46:栅极间隔物154,254,354:源极区域/漏极区域159,259,359,59:沟槽162,262,362:栅极电介质164,264,364:界面层165,176,276,365:蚀刻掩模165A,176A,276A,365A:底部抗反射涂层165B,176B,276B,365B:光刻胶剂166,266,366:高介电常数介电层167,172,182,267,272,282,367,372,382,67,72,82:功函数层168,174,191,268,274,291,368,374,391:硬掩模184,284,384,84:粘胶层186,286,386,86:金属填充区域188,288,388:栅极电极190,290,390:栅极堆叠物194,294,394,94:栅极接触插塞195,295,395,95:硅化物区域196,296,396,96:源极/漏极接触插塞198,298,398,98:鳍式场效晶体管20:基板202,204:线段22:井区24:浅沟槽隔离区域24A:顶表面26:半导体条28:垫氧化层400:制造流程402,404,406,408,410,412,414,416,418,420,422,424,426,428,430,432,434,436,438:工艺50:凹部54:外延区域56:孔隙58:接触蚀刻停止层60:层间电介质T1,T2:厚度具体实施方式以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件(features)。以下叙述组件及排列方式的特定范例，以简化本公开。当然，这些特定的范例仅为示例，而非用以限定。举例而言，若是本公开书叙述了将一第一部件形成于一第二部件之上(over)或上(on)，即表示其可能包括上述第一部件与上述第二部件是直接接触(indirectcontact)的实施例，且亦可能包括了将其他部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，本公开在不同范例中可能重复使用相同的元件符号及/或标记。这些重复是为了简化与清本文档来自技高网...

【技术保护点】
1.一种半导体装置的形成方法，其包括：/n形成延伸到一半导体基板中的多个隔离区域；/n使该多个隔离区域凹入，其中在该凹入的步骤之后，在介于该多个隔离区域之间的一半导体材料的一部分高于该多个隔离区域的顶表面突出，以形成一半导体鳍片；/n形成一第一栅极堆叠物，其包括：/n形成一第一栅极电介质于该半导体鳍片的多个侧壁以及一顶表面上；以及/n沉积作为一功函数层的一第一氮化钛层于该第一栅极电介质之上，其中该第一氮化钛层在介于大约300℃以及大约400℃之间的一第一范围的一第一温度下沉积；以及/n形成一源极区域以及一漏极区域，其中该源极区域以及该漏极区域在该第一栅极堆叠物的两侧上。/n

【技术特征摘要】
20200128 US 62/966,765;20200508 US 16/870,4851.一种半导体装置的形成方法，其包括：
形成延伸到一半导体基板中的多个隔离区域；
使该多个隔离区域凹入，其中在该凹入的步骤之后，在介于该多个隔离区域之间的一半导体材料的一部分高于该多个隔离区域的顶表...

【专利技术属性】
技术研发人员：李欣怡，陈智城，洪正隆，张文，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71