【技术实现步骤摘要】
高速缓存存储设备及其操作方法、包括高速缓存存储设备的系统相关申请的交叉引用本申请要求2020年1月30日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0010921的优先权，其全部内容以引用方式并入本文中。
本专利技术构思的示例性实施例总体上涉及半导体集成电路，并且更具体地，涉及高速缓存存储设备，包括该高速缓存存储设备的系统以及操作该高速缓存存储设备的方法。
技术介绍
访问处理器的高速缓存存储设备消耗大量功率。高速缓存存储设备包括具有多个集合的数据阵列，使得每个集合包括多个高速缓存行(例如，存储位置)。高速缓存存储设备还包括多条路径，使得每条路径都包括与多个高速缓存行相对应的驱动器。响应于访问高速缓存存储设备中存储的数据的指令，与多条路径相对应的所有驱动器被启用(例如，被激活)以将数据阵列的特定集合驱动到多路复用器。与启用所有驱动器的并行地(例如，并发地)，执行标签查找操作，以识别数据阵列内的特定高速缓存行。基于标签查找操作的结果，选择经由单个驱动器(对应于单个高速缓存行...
【技术保护点】
1.一种高速缓存存储设备，包括：/n包括多条路径的高速缓存电路，其中所述多条路径中的每一条均包括与多个集合相对应的多个高速缓存行，并且所述高速缓存电路被配置成生成指示与访问地址相对应的目标数据是否存储在所述多个高速缓存行中的高速缓存命中信号，并且被配置成在路径预测模式下基于指示所述多条路径中的候选路径的候选路径信号，针对所述候选路径执行当前高速缓存访问操作；以及/n路径预测电路，被配置成基于在多个先前的高速缓存访问操作期间提供的所述高速缓存命中信号，通过累积指示所述目标数据是否存储在所述多条路径之一中的高速缓存命中结果和指示所述目标数据是否存储在所述候选路径之一的路径预测命...
【技术特征摘要】
20200130 KR 10-2020-00109211.一种高速缓存存储设备，包括：
包括多条路径的高速缓存电路，其中所述多条路径中的每一条均包括与多个集合相对应的多个高速缓存行，并且所述高速缓存电路被配置成生成指示与访问地址相对应的目标数据是否存储在所述多个高速缓存行中的高速缓存命中信号，并且被配置成在路径预测模式下基于指示所述多条路径中的候选路径的候选路径信号，针对所述候选路径执行当前高速缓存访问操作；以及
路径预测电路，被配置成基于在多个先前的高速缓存访问操作期间提供的所述高速缓存命中信号，通过累积指示所述目标数据是否存储在所述多条路径之一中的高速缓存命中结果和指示所述目标数据是否存储在所述候选路径之一的路径预测命中结果，存储累积信息，并且被配置成在所述路径预测模式下基于所述累积信息，通过确定所述当前高速缓存访问操作的候选路径，生成所述候选路径信号。
2.根据权利要求1所述的高速缓存存储设备，其中，所述路径预测电路基于所述累积信息来生成指示所述路径预测模式的启用或禁用的预测模式信号，并将所述预测模式信号提供给所述高速缓存电路。
3.根据权利要求2所述的高速缓存存储设备，其中，当所述预测模式信号指示所述路径预测模式的启用时，所述高速缓存电路针对所述候选路径执行初级高速缓存访问操作，并且仅当所述目标数据未存储在所述候选路径中时，才针对所述多条路径中除所述候选路径以外的其它路径执行次级高速缓存访问操作。
4.根据权利要求2所述的高速缓存存储设备，其中，当所述预测模式信号指示所述路径预测模式的禁用时，所述高速缓存电路针对所述多条路径中的全部执行正常高速缓存访问操作。
5.根据权利要求1所述的高速缓存存储设备，其中所述路径预测电路包括：
辅助推理缓冲器，被配置成存储与在有效的重新参考间隔期间被新数据替换并从所述多个高速缓存行中删除的逐出数据有关的逐出信息。
6.根据权利要求5所述的高速缓存存储设备，其中所述路径预测电路基于所述逐出信息来生成与保护数据有关的屏蔽信息，并将所述屏蔽信息提供给所述高速缓存电路，
其中所述保护数据指示在所述有效的重新参考间隔期间再次写入高速缓存行的所述逐出数据，并且
其中所述高速缓存电路基于所述屏蔽信息至少一次防止从高速缓存行删除所述保护数据。
7.根据权利要求5所述的高速缓存存储设备，其中所述逐出信息包括：所述逐出数据的地址，指示先前将所述逐出数据写入高速缓存行的处理器的受害者标识符，以及指示从高速缓存行中删除所述逐出数据的处理器的攻击者标识符。
8.根据权利要求7所述的高速缓存存储设备，其中所述路径预测电路存储指示对与所述多个高速缓存行中存储的数据相对应的处理器的标识符加以指示的高速缓存占用信息，并基于所述高速缓存占用信息来确定所述受害者标识符。
9.根据权利要求5所述的高速缓存存储设备，其中基于共同访问所述高速缓存电路的处理器的数量和所述多条路径的数量的乘积来确定所述有效的重新参考间隔。
10.根据权利要求1所述的高速缓存存储设备，其中所述高速缓存存储设备是被多个处理器共同访问的共享高速缓存存储设备。
11.根据权利要求10所述的高速缓存存储设备，其中所述路径预测电路包括：
差分诊断寄存器，被配置成针对所述多个处理器中的每一个和所述多个集合中的每一个，通过在所述多个先前的高速缓存访问操作期间累积多个诊断位对来存储所述累积信息，其中每个诊断位对包括指示所述高速缓存命中结果的高速缓存命中位和指示所述路径预测命中结果的路径预测命中位；以及
控制逻辑电路，被配置成基于存储在所述差分诊断寄存器中的所述多个诊断位对，来生成对应于与所述当前高速缓存访问操作相关的处理器和集合的候选路径信号。
12.根据权利要求11所述的高速缓存存储设备，其中所述路径预测电路还包括：
路径等级缓冲器，被配置成针对所...
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