实现邻域图象数据并行存取的方法及邻域图象帧存储体技术

本发明专利技术属于超高速图象处理的方法，本发明专利技术由多个独立地址线，数据线的存储芯片构成的存储阵列，双向多路开关，地址变换电路，排序电路，控制电路组成邻域图象帧存储体，从而实现了在邻域图象帧存储体中领域图象数据的并行存取，并极大地提高了图象数据传输率。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于广义的数字图象处理领域，特别涉及超高速图象处理的方法。在军事上的目标跟踪、在实时的在线图象检测以及在许多高速的图象分析量测中，常常要求超高速的图象处理，为达到超高速图象处理的要求，长期以来，这一领域的研究人员把注意力主要集中在硬件处理器的研究上，而大多数的硬件处理器采用DSP芯片，用得较多的有美国TI公司的TMS320系列芯片以及英国INMOS公司的A100、A110芯片，为了提高处理速度，一方面倾力提高DSP芯片的性能，同时也采用多个DSP芯片并行处理，在结构上，也采用了一些诸如SYSTOLIC的处理结构，有的也采用多个CPU并行处理，如此种种，往往花费了昂贵的代价而收效甚微。究其原因，其症结在图象数据的组织上。因为图象处理的许多算法都涉及图象邻域处理，有效及时地向高速的硬件处理器提供邻域图象数据，做到数据并行、处理并行，以致达到真正的并行图象处理，这才是超高速图象处理的关键所在。当前的数字图象处理系统，其图象帧存储体的数据流基本有两种形式随机单点和顺序单行的数据组织形式。视频图象按顺序单行存入图象帧存或按顺序单行从图象帧存依次读出视频图象，为了实现实时的卷积处理，一些DSP芯片内置了SRAM存储器(如A110芯片)并采用行延迟的方法以形成卷积处理所需要的图象数据，这种方法局限性大、时序复杂且不能实现随机邻域图象数据的存取。本专利技术的目的是针对目前图象帧存数据结构不灵活，满足不了超高速图象处理的多种需要的不足之处，提出了邻域图象帧存储体的结构，从而实现了在邻域图象帧存储体中邻域图象数据的并行存取，并极大地提高了图象数据传输率。本专利技术指的邻域数据包括相邻两行或相邻两行以上的行顺序邻域数据(最少应包括相邻两行且相邻列的两点)和随机地址的邻域数据(最少应包括相邻两行且相邻列的两点)。本专利技术提出一种行顺序的M*N邻域图象数据存取的方法，其特征在于，包括以下步骤1).确定待处理的图象邻域尺寸为M*N，M为行，N为列，M≥2，N≥1。2).用L/D(D≥1)个具有独立地址线和数据线的存储芯片构成一次并行存取L*1结构的邻域图象帧存储体，实现一次存取操作并行存取M*1个邻域数据，其中，L＝2b，b≥1，L满足2b-1≤M≤L的条件。3).存储芯片的每一个地址所确定的存储单元存放D个图象象素(D≥1)，将图象象素分别存入不同的存储芯片，其存储规律为图象象素的行地址为L*I+K其中I＝0，1，2，3，…；K＝0，1，2，…(L-1)/D将行地址为L*I+K的图象象素存入第K号存储芯片。4).在图象数据存入该存储阵列时，则以K的数值来控制存储芯片的写时序，以D的排列来控制存储芯片的屏蔽字，以此达到写入正确的数据的目的。5).将图象数据读出该存储阵列时，一次读操作并行读出包括M*1个相邻行的行邻域数据，每个芯片的操作时序相同。6).在图象数据并行读出该存储芯片时，对于每一个确定的I，如果所取出的邻域数据的行数都处于L*I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于L*I+K范围内，则处于L*I+K范围内的存储芯片的行地址为I，不处于L*I+K范围内的存储芯片的行地址为I+1。7).在图象存储器阵列的数据输出端接有对存储器芯片输出的数据进行排序的数据排序电路，以形成正确的行顺序邻域数据。在数据排序电路之后，接有M*N个数据锁存器，由此形成了并行的M*N邻域图象数据。2.一种M*N随机邻域图象数据存取的方法1).确定待处理的图象邻域尺寸为M*N，M为行，N为列，M≥2，N≥1。2).用(H/C)*(W/D)个具有独立地址线和数据线的存储芯片构成一次并行存取W*H结构的的邻域图象帧存储体。实现一次存取操作并行存取M*N个邻域数据，其中H＝2b，b≥1，H满足2b-1≤M≤H的条件，＝2b，b≥1，满足2b-1≤M≤W的条件(C≥1、D≥1)。3).存储芯片的每一个地址所确定的存储单元存放C*D个(C为行，D为列)图象象素，将图象象素分别存入不同的存储芯片，其存储规律如下图象象素的行地址为H*I+K其中I＝0，1，2，3，…；K＝0，1，2，…(H-1)/C图象象素的列地址为W*J+F其中J＝0，1，2，3，…；F＝0，1，2，…(W-1)/D将行地址为H*I+K且列地址为W*J+F的图象象素存入标号为KF的存储芯片中。4).在图象数据存入该存储阵列时，则以K的数值米控制存储芯片的写时序，以C和D的排列控制存储芯片的屏蔽字，以此达到写入正确数据的目的。5).将图象数据读出该存储阵列时，一次读操作并行读出包括多个相邻行的行邻域数据，每个芯片的操作时序相同。6).在图象数据并行读出该存储阵列时，对于每一个确定的I，如果所取出的邻域数据的行数都处于H*I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于H*I+K范围内，则处于H*I+K范围内的存储芯片的行地址为I，不处于H*I+K范围内的存储芯片的行地址为I+1。而对于每一个确定的J，如果所取出的邻域数据的列数都处于W*J+F范围内，则每个存储芯片的行地址都是相同的，均为J；如果所取出的邻域数据的行数不都处于W*J+F范围内，则处于W*J+F范围内的存储芯片的列地址为J，不处于W*J+F范围内的存储芯片的行地址为J+1。7).在图象存储器阵列的数据输出端接有对存储器输出的数据进行排序的数据排序电路，以形成正确的行顺序邻域数据。在数据排序电路之后，接有M*N个数据锁存器，由此形成了并行的M*N邻域图象数据。实现领域图象并行存取的领域图象帧存储体，其特征在于由多个独立地址线，数据线的存储芯片构成的存储阵列，将图象数据分别输入、输出所说的存储阵列中的每个存储芯片的双向多路开关，对存储单元进行邻域寻址的地址变换电路，对输出数据进行排序的排序电路，对读写数据提供正确时序的读写时序控制电路。本专利技术所述的数据形式如下列M个小类小类1一次操作存取两相邻行中的N种邻域数据中的一种(“O”表示数据，下同)J J J+1J J+1 J+2J J+1 J+2J+N-1列 列 列 列 列 列 列 列 列 列I行O I行O O I行O OO … I行 O O O…OI+1行 O I+1行 O O I+1行 O OO … I+1行O O O…O(1) (2) (3)(N)小类2一次操作存取三相邻行中的N种邻域数据中的一种J J J+1 J J+1 J+2 J J+1 J+2J+N-1列 列 列 列 列 列 列 列 列 列I行O I行 O OI行 O O O …I行 O O O…OI+1行 O I+1行 O OI+1行 O O O …I+1行O O O…OI+2行 O I+2行 O OI+2行 O O O …I+2行O O O…O(1)(2) (3)(N)小类M一次操作存取M相邻行中的N种邻域数据中的一种JJ J+1 J J+1 J+2 J J+1 J+2 J+N-1列 列 列 列 列 列 列 列 列列I行 O I行O O I行O O O 本文档来自技高网...

【技术保护点】
本专利技术提出一种行顺序的Ｍ＊Ｎ邻域图象数据存取的方法，其特征在于，包括以下步骤：１）．确定待处理的图象邻域尺寸为Ｍ＊Ｎ，Ｍ为行，Ｎ为列，Ｍ≥２，Ｎ≥１。２）．用Ｌ／Ｄ（Ｄ≥１）个具有独立地址线和数据线的存储芯片构成＊次并行存取Ｌ＊１结 构的邻域图象帧存储体，实现一次存取操作并行存取Ｍ＊１个邻域数据，其中，Ｌ＝２↑［ｂ］，ｂ≥１，Ｌ满足２↑［ｂ－１］≤Ｍ≤Ｌ的条件。３）．存储芯片的每一个地址所确定的存储单元存放Ｄ个图象象素（Ｄ≥１），将图象象素分别存入不同的存储芯片，其 存储规律为：图象象素的行地址为Ｌ＊Ｉ＋Ｋ其中Ｉ＝０，１，２，３，…；Ｋ＝０，１，２，…（Ｌ－１）／Ｄ将行地址为Ｌ＊Ｉ＋Ｋ的图象象素存入第Ｋ号存储芯片。４）．在图象数据存入该存储阵列时，则以Ｋ的数值来控制存储芯片的写时序，以Ｊ的排 列来控制存储芯片的屏蔽字，以此达到写入正确的数据的目的。５）．将图象数据读出该存储阵列时，一次读操作并行读出包括Ｍ＊＊个相邻行的行邻域数据，每个芯片的操作时序相同。６）．在图象数据并行读出该存储阵列时，对于每一个确定的Ｉ，如果所取出 的邻域数据的行数都处于Ｌ＊Ｉ＋Ｍ范围内，则每个存储芯片的行地址都是相同的，均为Ｉ；如果所取出的邻域数据的行数不都处于Ｌ＊Ｉ＋Ｍ范围内，则处于Ｌ＊Ｉ＋Ｍ范围内的存储芯片的行地址为Ｉ，不处于Ｌ＊Ｉ＋Ｍ范围内的存储芯片的行地址为Ｉ＋１。７）． 在图象存储器阵列的数据输出端接有对存储器阵列输出的数据进行排序的数据排序电路，以形成正确的行顺序邻域数据。在数据排序电路之后，接有Ｍ＊Ｎ个数据锁存器，由此形成了并行的Ｍ＊Ｎ邻域图象数据。...

【技术特征摘要】

【专利技术属性】
技术研发人员：苏光大，左永荣，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]