一种高耐压低漏电的Ga2O3肖特基势垒二极管制造技术

本发明专利技术公开了一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底面设置有沟槽，所述沟槽具有底壁和侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的Al2O3介电层，在所述介电层表面覆盖有随形的低功函数接触层，在所述漂移层的背离衬底的面上设置有高功函数肖特基接触；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3。采用本发明专利技术的Ga2O3肖特基势垒二极管，能够获得3.4kV高击穿电压，低至5.4mΩ.cm2导通电阻和小于1pA/cm2极低泄漏电流的器件。极低泄漏电流的器件。极低泄漏电流的器件。

【技术实现步骤摘要】
一种高耐压低漏电的Ga2O3肖特基势垒二极管


[0001]本专利技术涉及一种肖特基二极管，尤其涉及一种具有沟槽的Ga2O3肖特基势垒二极管。

技术介绍

[0002]氧化镓(Ga2O3)作为新一代宽禁带半导体材料，因其优异的物理及化学性质，得到了研究人员的广泛关注。Ga2O3带隙为4.7～4.9eV，临界击穿电场高达8MV
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‑1，巴利加优值约为3400,是SiC和GaN的10倍和4倍。可通过提拉法(CZ)、悬浮区熔法(FZ)、Vertical Bridgman和边缘定义膜生长等多种方法制备，获得大尺寸、低成本氧化镓单晶。
[0003]功率器件是最能发挥Ga2O3优势的应用领域，目前对于Ga2O3功率器件的研究主要集中在肖特基势垒二极管(SBD)、场效应晶体管(FET)、异质结二极管的结构设计及器件制备方面。由于Ga2O3仍无法进行有效的P型掺杂，目前的SBD多采用场板等终端来进行器件的电场优化。2017年6月Keita Konishi等制备了耐压超过1KV、导通电阻5.1mΩ.cm2的垂直场板Ga2O
3 SBD，2018年10月Zhuangzhuang Hu等设计了耐压超过3kV的横向场板Ga2O
3 SBD。2020年西安电子科技大学的周弘、电子科技大学罗小蓉、以及南京大学的叶建东等分别制备了结型SBD二极管、复合终端SBD二极管和异质结二极管。然而器件方向关断状态下在肖特基电极附近会出现高电场、大泄漏电流，严重限制了Ga2O3基功率器件低关态损耗的优势。2018年wenshen Li等基于降低表面电场(RESURF)技术，改善了肖特基电极的电场分布，实现了漏电流为1μA/cm2，反向击穿电压2.44kV的Ga2O
3 SBD。但RESURF技术会导致电场集中在沟道底部，因此，沟道底部的电场分布及结构优化是进一步提高器件耐压能力的关键。
[0004]在中国专利CN109075214A中公开了沟槽MOS型肖特基势垒二极管，并具体公开了：沟槽MOS型肖特基势垒二极管的第2半导体层具有在面上开口的沟槽。在沟槽的底部埋入绝缘体，绝缘膜覆盖绝缘体的上表面和沟槽的内侧侧面。沟槽MOS栅极埋入于沟槽内，从而被绝缘膜覆盖。例如，在沟槽的底部埋入绝缘体后，通过蚀刻将绝缘体的上部削成弧形，形成沟槽。然后，在沟槽内形成绝缘膜和沟槽MOS栅极。沟槽的底面可以是平坦的，可以如沟槽那样成为弧形。上述专利中认为：沟槽型MOS型肖特基势垒二极管中的电场强度会受相邻的2个沟槽之间的台面形状部分的宽度、沟槽的深度、绝缘膜的厚度的影响，但几乎不受沟槽的平面图案的影响。并且，通过实验验证了绝缘膜的介电常数、绝缘膜厚度、第2半导体层厚度以及台面形状部分的1/2宽度对第2半导体层中电场强度最大的点P1、绝缘膜中最大电场强度最大的点P2，以及第2半导体层的阳极电极正下方区域中的最大电场强度最大的点P3处的电场的影响。但是上述专利中的结构设置依然达不到更大的反向击穿电压，无法充分实现器件耐高压的优势。

技术实现思路

[0005]本专利技术的目的在于提供一种通过结构设计达到高耐压、低阻抗、低漏电且工艺兼容性好的Ga2O3肖特基势垒二极管。
[0006]为了达到上述目的，本专利技术是这样实现的：一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底的面设置有沟槽，所述沟槽具有底壁以及两侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的Al2O3介电层，在所述介电层表面覆盖有随形的欧姆接触层，在所述漂移层的背离衬底的面上设置有肖特基栅；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3。
[0007]其中，所述圆角半径R≥0.4μm。优选的，所述圆角半径R为0.6
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1.2μm。
[0008]其中，相邻沟槽顶部的漂移层的宽度为台面宽度W，所述台面宽度W为1
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4μm。优选的，所述台面宽度为1
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2μm。
[0009]其中，所述沟道底面未设置圆角的平面长度为横板长度，所述横板长度K为0.2
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4μm。优选的，所述横板长度K为0.8
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0.9μm。
[0010]优选的，所述欧姆接触层的材质为Ti/Au。
[0011]优选的，所述介电层材料为Al2O3，沟槽的结构参数为W＝1μm，K＝0.8
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0.9μm，R＝0.6μm。
[0012]优选的，所述介电层材料为Al2O3，沟槽的结构参数为W＝2μm，K＝0.8
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0.9μm，R＝0.9μm。
[0013]有益效果：
[0014]本专利技术的Ga2O3肖特基势垒二极管，使用Al2O3做介电层，对沟槽底部进行了特殊的结构设计：保持沟槽底壁中部的平面段且在沟槽底壁与沟槽侧壁的转角处设计圆角。这样一来，使得沟槽底壁电场强度降低，而电场强度的峰值转移到沟槽底部的两个圆角处，然后优化沟槽底壁中部的平面段长度进一步降低圆角间的叠加场强，有效缓解圆角处的电场集中，极大地提高了本专利技术肖特基势垒二极管的反向击穿电压。同时，器件外加反向偏压时，沟槽拐角的介电层内会集中大量的电场，设计随形(圆角)的介电层和欧姆接触层，使得靠近阳极的介电层电场分布更加均匀，避免发生介电层击穿。
[0015]第二，减小台面宽度也可以缓解沟槽拐角的电场集中，提高击穿电压，但会造成电流通道变窄而引起导通电阻大幅增加，进而可能导致器件因过热而损坏。而圆角优化降低了高击穿电压对台面宽度的要求，降低了导通电阻。
[0016]第三，使用Ti/Au作为沟槽侧壁的金属层，Ti的功函数(4.33eV)接近Ga2O3的电子亲和力(4eV)，可缓解沟槽侧壁与Ga2O3的功函数差造成的电子通道耗尽，降低器件的导通电阻。进一步避免因器件过热导致的烧毁，同时降低了器件的损耗。
[0017]第四，沟槽底壁与沟槽侧壁的转角处设计圆角与当前的集成制造工艺具有较好的工艺兼容性，可以使用刻蚀和原子层沉积等方法较好的实现圆角半径及表面形貌质量的控制。
[0018]尤其地：介电层材料采用Al2O3，结构参数为W＝1μm，K＝0.8
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0.9μm，R＝0.6μm时的肖特基势垒二极管的击穿电压超过3332V，品质因数达1.76GW
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‑2；结构参数为W＝2μm、R＝0.9μmK＝0.8
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0.9μm时，Al2O3介电层的击穿电压接近3242V，品质因数高达1.95GW
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‑2。这个理论预测的品质因素是目前实验制备器件最高品质因素的两倍，目前实验制备器件最高品质因素来自于2020年10月西安电子科技大学的异质结SBD器件(IEEE TRANSACTIONS ON POWER ELECTRONICS,VO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高耐压低漏电的Ga2O3肖特基势垒二极管，包括位于底部的阴极电极，位于所述阴极电极上部的衬底，位于所述衬底上部的漂移层，其特征在于：在所述漂移层的背离衬底的面设置有沟槽，所述沟槽具有底壁和侧壁，所述底壁与侧壁的转角处设置圆角；在所述沟槽表面覆盖有随形的介电层，在所述介电层表面覆盖有随形的欧姆接触层，在所述漂移层的背离衬底的面上设置有肖特基栅；其中，所述衬底材料为Si重掺杂的Ga2O3，所述漂移层材料为Si轻掺杂的Ga2O3。2.如权利要求1所述的Ga2O3肖特基势垒二极管，其特征在于：所述圆角半径R≥0.4μm。3.如权利要求2所述的Ga2O3肖特基势垒二极管，其特征在于：所述圆角半径R为0.2
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1.4μm。4.如上述任一项权利要求所述的Ga2O3肖特基势垒二极管，其特征在于：相邻沟槽顶部的漂移层的宽度为台面宽度W，所述台面宽度W为1
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4μm。5.如权利要求4所述的Ga2O3肖特基势垒二极管...

【专利技术属性】
技术研发人员：廖飞，黄旋，龚恒翔，梁霄，张超群，
申请(专利权)人：重庆理工大学，
类型：发明
国别省市：