半导体装置的形成方法制造方法及图纸

本文公开了一种半导体装置的形成方法，包括提供结构，结构具有基板、栅极堆叠、及位于基板上方的源极/漏极(source/drain，S/D)部件、位于S/D部件上方的S/D接触件、位于栅极堆叠及S/D接触件上方的一或多个介电层、以及穿过一或多个介电层并电性连接至栅极堆叠及S/D接触件之一的导孔结构。方法还包括于结构上方形成铁电(ferroelectric，FE)堆叠，其中FE堆叠包括FE层、及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；并且将FE堆叠图案化，得到图案化的FE堆叠，包括图案化的FE部件及位于图案化的FE部件上方的图案化的顶电极。

【技术实现步骤摘要】
半导体装置的形成方法
本专利技术实施例涉及一种半导体装置的形成方法，特别是涉及一种具有嵌入式铁电式场效晶体管的半导体装置的形成方法。
技术介绍
半导体集成电路(integratedcircuit，IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的内连线装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scalingdown)的制程通常借由提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ICs加工及制造的复杂性。因此，半导体制造制程需要持续的进步。改善的领域之一为如何更有效地整合铁电场效晶体管(ferroelectricfieldeffecttransistors，FeFET或FE)与CMOS装置。
技术实现思路
本专利技术实施例提供一种半导体装置的形成方法，包括：提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一；形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括FE层及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的FE部件及图案化的顶电极于图案化的FE部件上方。本专利技术实施例提供一种半导体装置的形成方法，包括：提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一；形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括底电极层、FE层、及顶电极层，FE层位于底电极层上方，顶电极层位于FE层上方，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的底电极、图案化的FE部件、及图案化的顶电极，图案化的FE部件位于图案化的底电极上方，图案化的顶电极位于图案化的FE部件上方；及形成介电衬层，围绕图案化的FE堆叠的侧壁。本专利技术实施例提供一种半导体装置，包括：基板；多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件，位于基板上方；多个S/D接触件，位于所述S/D部件上方；一或多个介电层，位于所述栅极堆叠及所述S/D接触件上方；导孔结构，穿过一或多个介电层并电性接触所述栅极堆叠及所述S/D接触件之一；及铁电(ferroelectric，FE)堆叠，位于导孔结构上方并直接接触导孔结构，其中FE堆叠包括FE部件及位于FE部件上方的顶电极。附图说明本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。图1是根据本公开的各方面，用于形成具有与MOSFET装置整合的铁电FETs的半导体装置的方法的流程图。图2A是根据图1的方法的实施例，绘示在制造的中间步骤中半导体装置的一部分的俯视图。图2B是根据一实施例，绘示出图2A中半导体装置的一部分101的透视图。图2C、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19、及图20是根据一些实施例，绘示出沿着图2A及图2B中A—A线的半导体装置的一部分的剖面图。图2D、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、及图18B是根据一些实施例，绘示出沿着图2A及图2B中B—B线的半导体装置的一部分的剖面图。其中，附图标记说明如下：10：方法12，14，16，18，20，22，24：操作100：装置101：半导体装置的一部分102：基板103：鳍片104：S/D部件105：隔离结构106：栅极堆叠106a：栅极介电层106b：栅极电极层107：侧壁间隔物108：栅极间隔物109:介电盖110：S/D接触件111：介电盖112：介电层114：介电层116：栅极导孔118：S/D接触导孔130：FE堆叠130'：FeFETs132：底电极层132'：底电极134：FE层134'：FE部件136：顶电极层136'：顶电极138：介电衬层140：介电层142：导电部件150：胶层152:胶层w1：宽度w2：宽度w3：宽度w4：宽度t1：厚度t2：厚度t3：厚度t4：厚度L1：长度L2：长度L3：长度d1：高度差LA1：长度LA2：长度LA3：长度TOL1：FeFET的左侧TOL2：FeFET的右侧TS1：侧壁厚度TS2：侧壁厚度TB1：底部厚度TB2：底部厚度θ1：角度θ2：角度θ3：角度A—A：线B—B：线具体实施方式以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本专利技术实施例的说明。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本专利技术实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。再者，此处可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”等类似的用语，以便描述图式中一部件或部件与另一(些)部件或部件之间的关系。空间相对用语除了包含图示绘示的方位外，也意图包含使用中或操作中的装置的不同方位。更进一步，当使用“约”、“大约”等描述一个数字或一个数字范围时，用语是根据本领域具有通常知识者所理解的知识，意图概括包括所述数字的合理范围内(例如在所述的数字+/-10％之内)的数字，除非另有定义。举例而言，用语“约5nm”概括从4.5nm至5.本文档来自技高网...

【技术保护点】
1.一种半导体装置的形成方法，包括：/n提供一结构，具有一基板、多个栅极堆叠及多个源极/漏极，部件位于该基板上方、多个源极/漏极接触件位于所述源极/漏极部件上方、一或多个介电层位于所述栅极堆叠及所述源极/漏极接触件上方、以及一导孔结构穿过该一或多个介电层并电性连接至所述栅极堆叠及所述源极/漏极接触件之一；/n形成一铁电堆叠于该结构上方，其中该铁电堆叠包括一铁电层及位于该铁电层上方的一顶电极层，其中该铁电堆叠直接接触该导孔结构；及/n图案化该铁电堆叠，得到一图案化的铁电堆叠，包括一图案化的铁电部件及一图案化的顶电极于该图案化的铁电部件上方。/n

【技术特征摘要】
20200227 US 62/982,375;20200727 US 16/939,9091.一种半导体装置的形成方法，包括：
提供一结构，具有一基板、多个栅极堆叠及多个源极/漏极，部件位于该基板上方、多个源极/漏极接触件位于所述源极/漏极部件上方、一或多个介电层位于所述...

【专利技术属性】
技术研发人员：张家豪，黄麟淯，贾汉中，杨柏峰，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71