数字信号处理设备制造技术

本发明专利技术公开一种数字信号处理设备（ＤＳＰ），该ＤＳＰ包括对第一和第二数值数据相乘的乘法器（５０）。寄存器（８０）包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持ｎ位数据，寄存器通过触发器电路分别保持乘法器（５０）的相乘结果。对于要被乘法器（５０）相乘的第一和第二数值数据中的每个数值数据，控制电路（７０）检测该数据的连续０的个数，并且基于个数以及针对每个触发器电路来执行是否应该向该触发器电路提供时钟脉冲的控制。该控制电路通过用针对第一和第二数值数据所检测到的数的总和来除以数ｎ来获得整商值ｘ，以停止向从最低位触发器电路开始计数的特定个数ｘ的ｘ个触发器提供时钟脉冲。因此，能有效地降低触发器电路的功耗。

【技术实现步骤摘要】

本专利技术涉及一种改进的数字信号处理设备(以下称为“DSP”)。
技术介绍
例如，在日本专利申请特许公开第2000-057112号中，公开了以下内容：仅在DSP执行算术指令的周期内向算术运算部分(包括乘法器、加法器、电阻等)提供时钟脉冲，而在DSP不执行算术指令的另一周期内通过停止对算术处理部分的时钟供应来关闭算术处理部分，从而降低了DSP的功耗(特别参见第2000-057112号公开的[0031]段和图4)。对于在第2000-057112号公开中所披露的DSP，只要算术运算关系到来自DSP外部所请求的处理，则可在DSP执行算术运算的整个周期内将时钟脉冲提供给算术运算部分的各个组件，而不管算术运算的内容如何。然而，例如，在两个数值数据的相乘结果被保持在寄存器中的情况下，并且如果要被相乘的两个数值数据中的一个数值数据的低四位的值均为零(0)时，相乘结果的低四位的值也将都为“0”。在这种情况下，如果能停止为了保持低4位的值而向触发器进行的时钟脉冲供应，则能进一步降低功耗。
技术实现思路
鉴于上述问题，本专利技术的目的是提供一种改进的数字信号处理设备，该设备能根据算术运算的内容来很好地降低功耗。为了实现上述目标，本专利技术提供了一种改进的数字信号处理设备，该设备包括：乘法器，其将第一和第二数值数据相乘；寄存器，其包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持n位数据(其中，n是大于等于1的整数)，该寄存器用多个-->触发器电路来分别保持乘法器的相乘结果，每个触发器电路保持n位；控制电路，其针对第一和第二数值数据中的每个数值数据对该数据从最低位开始的连续0的数量进行检测，并且在检测到的连续0的个数的基础上对多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路用0值来掩蔽每个已被控制电路停止提供时钟脉冲的触发器电路的输出值。通过检测要被所述乘法器相乘的第一和第二数值数据中的每个数值数据从最低(或最低有效)位开始的连续0的个数，就可以知道相乘结果的从最低位开始的连续0的个数。因此，如果相乘结果的从最低位开始的连续0值至少超过n位或更多，则所述控制电路能停止向所述寄存器中设有的一个或多个触发器电路提供时钟脉冲，从而关闭了这个或这些触发器电路。因此，能有效地降低数字信号处理设备的功耗。例如，所述控制电路获得了由(a+b)的和除以个数n所得的整商值(integral quotient value)x(其中a为第一数值数据的从最低位开始的连续0的个数，b为第二数值数据的从最低位开始的连续0的个数)，所述控制电路停止向寄存器的多个触发器电路中的从最低位触发器电路开始计数的x个特定数量的触发器电路提供时钟脉冲。根据本专利技术的另一方面，提供了一种改进的数字信号处理设备，其包括：加法器，其将第一和第二数值数据相加；寄存器，其包括多个触发器电路，每个触发器电路均被构建成与时钟脉冲同步地保持n位数据(其中，n为大于等于1的整数)，该寄存器用多个触发器电路保持乘法器的相加结果，每个触发器电路保持n位；控制电路，其针对第一和第二数值数据中的每个数值数据对从最低位开始的连续0的个数进行检测，并且基于检测到的连续0的个数中的较小值对多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路用0值来掩蔽已被控制电路停止提供时钟脉冲的触发器电路的输出值。-->通过检测要被所述加法器相加的第一和第二数值数据中的每个数值数据的从最低(或最低有效)位开始的连续0的个数，可以知道相加结果(或总和)的从最低位开始的连续0的个数。因此，如果相加结果的最低位的连续0值至少超过n位或更多，则可以停止向所述寄存器中设有的一个或多个触发器电路提供时钟脉冲，从而关闭了这个或这些触发器电路。因此，能有效地降低数字信号处理设备的功耗。例如，所述控制电路用检测到的数值中的较小值a除以个数n得到整商值x，所述控制电路停止向寄存器的多个触发器电路中从最低位触发器电路开始计数的x个特定数量的触发器电路提供时钟脉冲。根据本专利技术的另一方面，提供了一种改进的数字信号处理设备，其包括：算术运算器，其以算术精度指定数据所指定的算术精度来执行算术运算；寄存器，其包括多个触发器电路，每个触发器电路均被构建成与时钟脉冲同步地保持n位数据(其中，n为大于等于1的整数)，该寄存器用多个触发器电路来保持算术运算器的算术运算结果，每个触发器电路保持n位；控制电路，该控制器电路基于算术精度指定数据所指定的算术精度对多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路掩蔽每个已被控制电路停止提供时钟脉冲的触发器电路的输出值。根据本专利技术，对于寄存器中所设有的多个触发器电路，可以停止向对算术运算器所要求的算术精度来说不必要的各个触发器电路提供时钟脉冲，从而关闭触发器电路。因此，可有效地降低数字信号处理设备的功耗。例如，在算术运算器所执行的算术运算中，根据算术精度指定数据来舍弃(discard)从最低位开始计数的a个特定数量的位，所述控制电路用个数a除以个数n得到整商值x，并且停止向寄存器的多个触发器电路中从最低位触发器电路开始计数的x个特定数量的触发器电路提供时钟脉冲。以下将描述本专利技术的实施例，但是应该理解本专利技术不限于所描-->述的实施例，并且在不脱离基本原理的情况下，本专利技术的各种变型是可行的。因此，本专利技术的范围仅由所附权利要求来确定。附图说明为了更好地理解本专利技术的目的和其他特征，以下将参考附图更详细地描述本专利技术的优选实施例，其中：图1是示出根据本专利技术的第一实施例的DSP的总体设置的框图；图2是示出第一实施例所采用的寄存器结构的电路图；图3是示出第一实施例所采用的时钟门控单元结构的电路图；图4是示出根据本专利技术的第二实施例的DSP的总体设置的框图；图5是示出根据本专利技术的变型的DSP的总体设置的框图。具体实施方式图1是示出根据本专利技术的第一实施例的DSP 1的总体设置的框图。图中示出的DSP 1可设在例如音调发生器板中，而音调发生器板可设在个人计算机或类似装置中，并且DSP 1执行预定的程序控制的算术运算，诸如与音调再现处理、模拟和数字声音信号的转换处理、滤波处理、混频处理等有关的算术运算。DSP 1包括程序RAM(随机存取存储器)10、选择器20、工作RAM 30、系数RAM 40、乘法器50、加法器60、控制电路70和寄存器80，并且从外部向这些组件10、20、30、40、50、60、70和80提供时钟脉冲。在程序RAM 10中，预先存储了用于控制DSP 1的各个组件的指令i。除了与算术运算直接相关的算术指令(诸如相乘和相加)之外，这些指令i还包括用于控制数据输入/输出等的控制指令。一旦输入数据A，DSP 1就通过选择器20将输入数据A存入工作RAM 30中。来自寄存器80的输出数据也被反馈到选择器20，选择器20将根据特定的指令i来选择输入数据A和来自寄存器80的输出数据中的一个，并且将选定的数据提供给工作RAM 30。也就是说，在工作RAM 30中不仅能存储输入数据A也能存储来自寄存器80的输-->出数据，因此，能对输入数据进行复杂的算术处理，诸如本文档来自技高网...

【技术保护点】
一种数字信号处理设备，其包括：　乘法器，该乘法器将第一和第二数值数据相乘；　寄存器，该寄存器包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持ｎ位数据，其中ｎ是大于等于１的整数，所述寄存器通过所述多个触发器电路来保 持所述乘法器的相乘结果，每个触发器电路保持ｎ位；　控制电路，其针对所述第一和第二数值数据中的每一个来检测该数据从最低位开始的连续０的个数，并且基于所检测到的连续０的个数对所述多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器 电路提供时钟脉冲；以及　掩蔽电路，该掩蔽电路用０值来掩蔽每个已被所述控制电路停止提供时钟脉冲的触发器电路的输出值。

【技术特征摘要】
JP 2007-10-23 2007-2755291.一种数字信号处理设备，其包括：乘法器，该乘法器将第一和第二数值数据相乘；寄存器，该寄存器包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持n位数据，其中n是大于等于1的整数，所述寄存器通过所述多个触发器电路来保持所述乘法器的相乘结果，每个触发器电路保持n位；控制电路，其针对所述第一和第二数值数据中的每一个来检测该数据从最低位开始的连续0的个数，并且基于所检测到的连续0的个数对所述多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路用0值来掩蔽每个已被所述控制电路停止提供时钟脉冲的触发器电路的输出值。2.根据权利要求1所述的数字信号处理设备，其中所述控制电路通过用所述第一数值数据从最低位开始的连续0的个数a和所述第二数值数据从最低位开始的连续0的个数b的总和(a+b)除以数n来获得整商值x，以及所述控制电路停止向所述寄存器的所述多个触发器电路中从最低位触发器电路开始计数的x个特定个数的触发器电路提供时钟脉冲。3.一种数字信号处理设备，其包括：加法器，该加法器将第一和第二数值数据相加；寄存器，该寄存器包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持n位数据，其中n是大于等于1的整数，所述寄存器通过所述多个触发器电路来保持所述加法器的相加结果，每个触发器电路保持n位；控制电路，其针对所述第一和第二数值数据中的每一个来检测该数据从最低位开始的连续0的个数，并且基于所检测到的连续0的个数中的较小值对所述多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路用0值来掩蔽每个已被所述控制电路停止提供时钟脉冲的触发器电路的输出值。4.根据权利要求3所述的数字信号处理设备，其中所述控制电路通过用所检测到的个数中的较小值除以数n来获得整商值x，以及所述控制电路停止向所述寄存器的所述多个触发器电路中从最低位触发器电路开始计数的x个特定个数的触发器...

【专利技术属性】
技术研发人员：村木保之，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：JP[日本]