可重构动态逻辑单元制造技术

一种可重构动态逻辑单元，包括预充电管、多个控制晶体管和多个逻辑晶体管。本发明专利技术在出现工程修改时，可以通过对该发明专利技术输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性。并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开销。减少硬件开销。

【技术实现步骤摘要】
可重构动态逻辑单元


[0001]本专利技术涉及数字集成电路，特别是一种可重构动态逻辑单元。

技术介绍

[0002]在数字集成电路中，经常需要插入备用标准单元(spare cell)，以方便在出现工程修改(engineering change order，ECO)时对设计进行的改动。
[0003]通常情况下，在设计中使用的备用标准单元只能实现某一种逻辑运算功能，可进行的改动范围较小，灵活性不足，能够提供多种逻辑功能的标准单元能够进行更灵活的改动，满足更多情景下的需求。

技术实现思路

[0004]本专利技术的主要目的在于，提供一种可重构的动态逻辑单元，该单元在出现工程修改时，可以通过对该单元输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性，并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开销。
[0005]为了达到上述目的，本专利技术的技术解决方案如下：
[0006]一种可重构动态逻辑单元，其特点在于，包括预充电管、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管；
[0007]所述的控制晶体管包括：第一控制晶体管、第二控制晶体管、第三控制晶体管、第四逻辑晶体管、第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管、第九控制晶体管和第十控制晶体管：
[0008]预充电管的源极连接在电源上，所述的预充电管的漏极与第一控制晶体管的漏极、第三控制晶体管的漏极、第七控制晶体管的漏极、第九控制晶体管的漏极相连接构成单元的输出端，所述的控制晶体管的栅极为控制信号的输入端，所述的逻辑晶体管的栅极为数据的输入端。
[0009]所述的控制晶体管的栅极为控制信号的输入端，可以通过调整控制信号，改变不同控制晶体管的通断状态，从而改变下拉网络的拓扑结构，以实现不同逻辑功能。所述的逻辑晶体管的栅极为数据的输入端，在不同的逻辑功能下，输入信号保持不变，最大程度上减小了该动态逻辑单元的控制复杂度。
[0010]在与现有的技术相比，本专利技术有益效果如下：
[0011]在数字集成电路设计中，可以使用本专利技术可重构动态逻辑单元，在出现工程修改时，可以通过对该单元输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性，并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开
销。
附图说明
[0012]下面结合附图和实施例对本专利技术进一步说明：
[0013]图1为本专利技术实施例的基于N型动态逻辑的可重构单元的设计；
[0014]图2为本专利技术提出的动态逻辑单元被配置为异或逻辑时的等效电路；
[0015]图3为本专利技术提出的动态逻辑单元被配置为同或逻辑时的等效电路；
[0016]图4为本专利技术提出的动态逻辑单元被配置为与非逻辑时的等效电路；
[0017]图5为本专利技术提出的动态逻辑单元被配置为或非逻辑时的等效电路；
[0018]图6为本专利技术提出的动态逻辑单元被配置为与逻辑时的等效电路；
[0019]图7为本专利技术提出的动态逻辑单元被配置为或逻辑时的等效电路；
具体实施方式
[0020]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。
[0021]在图1所示的基于N型动态逻辑的可重构单元模块中，晶体管102、103、104、106、108、109、110、112、114、115为控制晶体管，其栅极为控制信号输入端口。晶体管105、107、111、113为逻辑晶体管，其栅极为运算数据的输入端。晶体管101为预充电管，其栅极为时钟信号的输入端。
[0022]由图可见，本专利技术可重构动态逻辑单元，包括预充电管101、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管105、第二逻辑晶体管107、第三逻辑晶体管111、第四逻辑晶体管113。
[0023]所述的控制晶体管包括：第一控制晶体管102、第二控制晶体管103、第三控制晶体管104、第四控制晶体管106、第五控制晶体管108、第六控制晶体管109、第七控制晶体管110、第八控制晶体管112、第九控制晶体管114和第十控制晶体管115。
[0024]其中，第一逻辑晶体管105的源极与第二控制晶体管103的漏极、第四控制晶体管106的漏极和第六控制晶体管109的漏极相连，漏极与第三控制晶体管104的源极相连，其栅极输入信号为A；
[0025]第二逻辑晶体管107的源极与地相连，漏极与第四控制晶体管106的源极和第五控制晶体管108的源极相连，其栅极输入信号为B；
[0026]第三逻辑晶体管111的源极与第五控制晶体管108的漏极、第八控制晶体管112的漏极、第十控制晶体管115的漏极相连，漏极与第七控制晶体管110的源极相连，栅极输入信号为A的逆；
[0027]第四逻辑晶体管113的源极与地相连，漏极与第六控制晶体管109的源极和第八控制晶体管112的源极相连，栅极输入信号为B的逆；
[0028]第一控制晶体管102的源极与第二控制晶体管103的漏极、第四控制晶体管106的漏极、第六控制晶体管109的漏极相连，漏极与输出端Q相连，栅极输入信号为C3；
[0029]第二控制晶体管103的源极与地相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C4；
[0030]第三控制晶体管104的源极与第一逻辑晶体管105的漏极相连，漏极与输出端Q相连，栅极输入信号为C2；
[0031]第四控制晶体管106的源极与第二逻辑晶体管107的漏极相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C0；
[0032]第五控制晶体管108的源极与第二逻辑晶体管107的漏极相连，漏极与第三逻辑晶体管111的源极、第九控制晶体管114的源极相连，栅极输入信号为C0的逆；
[0033]第六控制晶体管109的源极与第四逻辑晶体管113的漏极相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C0的逆；
[0034]第七控制晶体管110的源极与第三逻辑晶体管111的漏极相连，漏极与输出端Q相连，栅极输入信号为C1；
[0035]第八控制晶体管112的源极与第四逻辑晶体管113的漏极相连，漏极与第三逻辑晶体管111的源极、第九控制晶体管114的源极相连，栅极输入信号为C0；
[0036]第九控制晶体管114的源极与第五控制晶体管108的漏极、第八控制晶体管112的漏极和第十控制晶体管115的漏极相连，漏极与输出端Q相连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可重构动态逻辑单元，其特征在于，包括预充电管、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管；所述的控制晶体管包括：第一控制晶体管、第二控制晶体管、第三控制晶体管、第四逻辑晶体管、第五控制晶体管和第六控制晶体管，第七控制晶体管，第八控制晶体管，第九控制晶体管，第十控制晶体管；第一逻辑晶体管的源极与第二控制晶体管的漏极、第四控制晶体管的漏极和第六控制晶体管的漏极相连，漏极与第三控制晶体管的源极相连；第二逻辑晶体管的源极与地相连，漏极与第四控制晶体管的源极和第五控制晶体管的源极相连；第三逻辑晶体管的源极与第五控制晶体管的漏极、第八控制晶体管的漏极、第十控制晶体管的漏极相连，漏极与第七控制晶体管的源极相连；第四逻辑晶体管的源极与地相连，漏极与第六控制晶体管的源极和第八控制晶体管的源极相连；第一控制晶体管的源极与第二控制晶体管的漏极、第四控制晶体管的漏极、第六控制晶体管的漏极相连，漏极与输出端Q相连；第二控制晶体管的源极与地相连，漏极与第一控制晶体管的源极、第一逻辑晶体管的源极相连；第三控制晶体管的源...

【专利技术属性】
技术研发人员：李永福，马策，王国兴，连勇，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：