一种栅约束NPN三极管型ESD器件及其实现方法技术

本发明专利技术公开了一种栅约束NPN三极管型ESD器件及其实现方法，将现有栅约束硅控整流器中高浓度P型掺杂(20)右侧的所有结构全部去除，只保留所述高浓度P型掺杂(20)和左侧的高浓度N型掺杂(28)以及覆盖高浓度P型掺杂(20)和高浓度N型掺杂(28)之间第一低压N阱(60)上方的第一N型栅极(40)，以构成栅约束P

【技术实现步骤摘要】
一种栅约束NPN三极管型ESD器件及其实现方法


[0001]本专利技术涉及半导体集成电路
，特别是涉及一种用于防静电保护设计的新型栅约束NPN三极管型ESD器件及其实现方法。

技术介绍

[0002]在集成电路防静电保护设计领域，防静电保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以某公司55LP先进工艺平台为例，核心器件(1.2V MOSFET)的工作电压为1.2V，栅氧化层(GOX)厚度为25A(埃，0.1nm)，所以该公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计窗口通常为1.32V～5V之间。但是该公司55LP先进工艺平台核心器件(1.2V NMOS)的回滞效应特性曲线，如图1所示，却表明核心器件的触发电压(Vt1，右侧曲线较低位置拐点对应电压)为6.7V，超出核心器件的防静电保护设计窗口，如果将该核心器件(1.2V NMOS)直接用于防静电保护设计，极易导致核心器件(1.2V MOSFET)的栅氧化层发生可靠性问题。
[0003]业界首先提出了一种如图2所示的栅约束硅控整流器以试本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅约束NPN三极管型ESD器件，其特征在于，所述栅约束NPN三极管型ESD器件包括：半导体衬底(80)；依次生成于所述半导体衬底(80)中的第一低压N阱(60)、低压P阱(70)以及第二低压N阱(62)；高浓度N型掺杂(28)置于所述第一低压N阱(60)上部，高浓度P型掺杂(20)置于所述低压P阱(70)上部，高浓度N型掺杂(N+)22置于所述第二低压N阱(62)上部，所述高浓度N型掺杂(28)的左侧设置浅沟道隔离层(10)，其右侧为所述第一低压N阱(60)的一部分，所述高浓度N型掺杂(22)的右侧设置浅沟道隔离层(10)，其左侧为所述第二低压N阱(62)的一部分；在所述高浓度N型掺杂(28)的上方、高浓度N型掺杂(22)的上方分别生成金属硅化物(30)，在高浓度N型掺杂(28)右侧的第一低压N阱(60)的上方设置第一N型栅极(40)，在所述高浓度N型掺杂(22)左侧的第二低压N阱(62)的上方设置第二N型栅极(42)；所述高浓度N型掺杂(28)上方的金属硅化物(30)与所述第一N型栅极(40)相连并引出电极组成该栅约束NPN三极管型ESD器件的阳极，将所述高浓度N型掺杂(22)的上方的金属硅化物(30)与所述第二N型栅极(42)相连并引出电极组成该该栅约束NPN三极管型ESD器件的阴极。2.如权利要求1所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述高浓度P型掺杂(20)、第一低压N阱(60)、高浓度N型掺杂(28)以及第一N型栅极(40)构成栅约束P
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N二极管。3.如权利要求2所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述高浓度P型掺杂(20)、第二低压N阱(62)、高浓度N型掺杂(22)以及第二N型栅极(42)构成栅约束P
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N二极管。4.如权利要求3所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述栅约束NPN三极管型ESD器件为将该栅约束P
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N二极管以所述高浓度P型掺杂(20)为中轴线左右对称折叠而构成。5.如权利要求4所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述高浓度N型掺杂(28)与所述高浓度N型掺杂(22)的宽度相等，即所述高浓度N型掺杂(28)的宽度W1＝所述高浓度N型掺杂(22)的宽度W2。6.如权利要求5所述的一种栅约束NPN三极管型ESD器件，其特征在于：所述高浓度N型掺杂(28)和所述高浓度P型掺杂(20)之间的宽度与所述高浓度N型掺杂(22)和所述高浓度P型掺杂(20)之间的宽度相等。7.如权利要求6所述的一种栅约束NPN三极...

【专利技术属性】
技术研发人员：朱天志，黄冠群，陈昊瑜，邵华，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：