一种8位精简指令集微控制器制造技术

本实用新型专利技术公开了一种新型的８位ＲＩＳＣ微控制器构架，采用二级四段流水线、哈佛型结构，并集成了大容量的程序存储器和通用存储器，提供较完备的外设包括输入输出端口。本实用新型专利技术通过合理的设计，改善了系统架构，增加并调整了外围设备和特殊功能模块，使得传统控制器的不足之处有所改善。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于半导体集成电路设计领域，涉及一种8位RISC(Reduced Instruction Set Computer，精简指令集计算)微控制器系统构架。
技术介绍
随着深亚微米CMOS集成电路生产工艺的不断进步，目前可以把复杂的微控制器(MCU)内核集成在一块芯片上，同时留有足够的硅片面积用于实现复杂的存储器和外设逻辑。过去用于高端32位和64位CPU的设计方法和构架现在已经能够有效的用于低价8位微控制器系统。利用这些功能强大而且便宜的微控制器使得系统的集成度不断提高，同时也大大增强了微处理器数据处理及流程控制的能力。而存储器的不断扩大使得芯片能够适应当前应用程序越来越大越来越复杂趋势的需要，从而提高芯片的使用范围。丰富的外设，使得单片机能够更方便的与外部进行联系，并可执行内部任务。近年来，越来越多的微控制器运用到社会生活的各个领域，对国民经济的发展起到了必不可少的促进作用。而对微控制器的可靠性、抗干扰性、灵活性、兼容性也有着越来越高的要求，目前对于市场上8位的OTP(一次性可编程，One Time Program)微控制器存在着以下不足：(1)对于两极四-->段流水结构，各模块间无法相互备份、相互依靠，更不能对数据进行预处理和处理，严重影响了该结构的抗干扰能力；(2)存储器容量的不足及数据存储器与程序存储器复用，没有专门的寄存器堆，或者是特殊寄存器堆与通用寄存器堆没有分开，影响了对这些寄存器的访问速度，限制了运行速度的提高；(3)缺乏完备的外设，从而限制了芯片与外部的联系，为后续设计带来不便。(4)系统可靠性、灵活性有待进一步提高同时降低成本。专利
技术实现思路
本技术需要解决的技术问题在于：1、提供一种新型的8位RISC微控制器，以使得指令不仅完备，而且能够相互备份，相互依靠，对数据进行预处理，从而提高整个结构的抗干扰能力。2、提供大容量的储存器，以使得芯片能够适应当前应用程序越来越大越来越复杂趋势的需要，从而提高芯片的使用范围。3、提供较完备的外设，以使得单片机能够更方便的与外部进行联系，并可执行内部任务。4、提供大量特殊功能部件，以使得降低系统成本，提高系统可靠性，增加设计灵活。本技术的技术方案是提供一种新型8位RISC微控制器，其结构包括：内核、外设、特殊功能部分，这三部分通过总线相连。其中：内核，包括时钟发生复位逻辑、程序执行逻辑、指令处理逻辑、数据处理逻辑以及数据存储逻辑。这些逻辑部分是通过微码操作控制结构和一个二级四段流水线结构来实现的，其特征在于，时钟发生复位逻辑包括时钟发生器和复位逻辑，它们为内核中的其它逻辑提供所需的时钟信号和复位信号，并为二级四段流水线提供所需的四相时钟；程序执行逻辑-->包括程序计数器以及与之相连的8级的堆栈和中断处理器它们共同合作为指令处理逻辑提供所需的指令地址并处理程序中的中断；指令处理逻辑包括指令寄存器以及通过程序总线与之相连的程序存储器和指令译码器，它们根据程序执行逻辑给出的地址取出相应指令存入指令寄存器并对其译码为后续数据处理逻辑提供所需的指令或数据，为数据存储逻辑提供所需的存储器地址；数据处理逻辑包括算数逻辑单元以及与之相连的状态寄存器，它们将根据指令处理逻辑和数据存储逻辑给出的数据、寄存器地址及指令进行相应的操作，并给出结果；数据存储逻辑包括数据总线和数据随机存储器，它们根据指令处理逻辑给出的地址为数据处理逻辑提供对应寄存器内的数据或把数据处理逻辑给出的结果存储在对应的寄存器内；外设，包括输入输出端口、三路定时器、两路捕捉、比较和脉宽调制模块、串行外围接口模块、芯片间总线IIC方式、通用同步异步收发器、8位8路模/数转换器、并行从动端口，以上外设都通过总线与其它部分相连；特殊功能部分，包括器件配置位、片内上电延时复位单元、欠压复位逻辑单元、看门狗定时器、休眠模式单元，以上特殊功能器件都通过总线与其它部分相连。其中，所述存储器包括8K×16位OTP程序存储器和464×8bit的数据寄存器，数据存储器分为两部分，特殊寄存器与通用寄存器，其中特殊寄存器为96×8bit，通用寄存器368×8bit，通用数据存贮器采用单端口，异步低功耗SRAM实现。所述的时钟发生可根据实际应用选择不同的工作模式，包括低频(低功耗)模式、普通模式、高频模式、外部电阻/电容模式。所述模数转换器的时钟可有多种选择，包括主时钟、主时-->钟四分频、主时钟十六分频和来自内部模数转换控制器的RC振荡器时钟，可将一个模拟信号转换成相对应的8位数字信号，共设有8路模拟输入端。所述欠压复位逻辑含有滤波电路，带有8位预分频器，可产生掉电中断。并且可对滤波电路的时钟进行如下选择：32KHzRC时钟或主时钟四分频，可对欠压复位的电压值进行依次降低的四种选择。所述看门狗定时器带有8位预分频器，采用了32K RC振荡器作为计数时钟，可产生溢出复位，在休眠模式下可唤醒CPU。本技术的技术效果是：二级四段流水线可使其各项时钟不交叉耦合，保证能够产生稳定的时钟，各装置间相互依靠、相互备份，而对数据的预处理和处理，又可使得该结构对于抗干扰能力有很大的提高，从而实现高生产良率；大容量的程序存储器和通用存储器可使得芯片能够适应当前应用程序越来越大越来越复杂趋势的需要，从而提高芯片的使用范围；完备的外设可使得单片机能够更方便的与外部进行联系，并可执行内部任务；大量特殊功能部件可使得降低系统成本，提高系统可靠性，增加设计灵活性。附图说明图1是本技术内核内部的结构框图；图2是本技术内核与外设相连接的结构框图；图3是本技术并行从动端口的结构框图。具体实施方式-->本技术根据器件可划分为内核、外设、特殊功能部件。内核包括时钟发生器、复位逻辑、CPU(中央处理单元)的操作、ALU(算术逻辑单元)的操作、器件的存储器构成、中断操作和指今集。上述中央处理单元采用两级四段流水线、哈佛型结构，把16位的程序储存器总线和8位的数据总线分开独立运行，通过将一个指令周期分为4部分，产生四个不重叠的正交时钟(Q1、Q2、Q3、Q4)来实现在一个指令周期内即执行前一条指令又取出当前指令，使一条指令的取指和另一条指令的执行在同一个周期内完成。其特征在于：在Q1相实现指令译码，PC备份，双周期指令预处理，中断向量处理，外部中断和端口变化中断预处理操作；Q2相实现接收译码后的寻址操作数和数据内容，并完成对功能寄存器或数据寄存器的读取，同时完成对中断请求标志位的扫描操作及外部中断对休眠模式激活的预处理操作；Q3相实现接收译码后输出的运算类型操作码、接收数据读取装置输出的数据内容，并完成算术逻辑运算装置(ALU)的算术逻辑运算、同时完成端口变化终端处理及其对休眠模式激活的预处理操作，同时读取下一条指令；Q4相实现将算术逻辑单元的运算结果按照指令译码后操作数寻址部分做写回操作，包括完成ALU数据写回、内部中断和堆栈处理，同时完成PC处理，PC处理包括PC加1、PC出栈、PC跳转。上述时钟发生器用于为上述四相提供时钟信号，同时产生所述二级四段流水线结构所需的同步时钟信号。其特征在于可根据实际应用选择不同的工作模式，包括低频(低功耗)模式、普通模式、高频模式、外-->部电阻/电容模式。上述复位逻辑包括上电复本文档来自技高网...

【技术保护点】
一种８位精简指令集微控制器，其结构包括：内核、外设、特殊功能部分，这三部分通过总线相连，其中：　　　　内核，包括时钟发生复位逻辑、程序执行逻辑、指令处理逻辑、数据处理逻辑以及数据存储逻辑，这些逻辑部分是通过微码操作控制结构和一个二级四段流水线结构来实现的，其特征在于，　　　　时钟发生复位逻辑包括时钟发生器和复位逻辑，它们为内核中的其它逻辑提供所需的时钟信号和复位信号，并为二级四段流水线提供所需的四相时钟；　　　　程序执行逻辑包括程序计数器以及与之相连的８级的堆栈和中断处理器它们共同合作为指令处理逻辑提供所需的指令地址并处理程序中的中断；　　　　指令处理逻辑包括指令寄存器以及通过程序总线与之相连的程序存储器和指令译码器，它们根据程序执行逻辑给出的地址取出相应指令存入指令寄存器并对其译码为后续数据处理逻辑提供所需的指令或数据，为数据存储逻辑提供所需的存储器地址；　　　　数据处理逻辑包括算数逻辑单元以及与之相连的状态寄存器，它们将根据指令处理逻辑和数据存储逻辑给出的数据、寄存器地址及指令进行相应的操作，并给出结果；　　　　数据存储逻辑包括数据总线和数据随机存储器，它们根据指令处理逻辑给出的地址为数据处理逻辑提供对应寄存器内的数据或把数据处理逻辑给出的结果存储在对应的寄存器内；　　　　外设，包括输入输出端口、三路定时器、两路捕捉、比较和脉宽调制模块、串行外围接口模块、芯片间总线ⅡＣ方式、通用同步异步收发器、８位８路模／数转换器、并行从动端口，以上外设都通过总线与其它部分相连；　　　　特殊功能部分，包括器件配置位、片内上电延时复位单元、欠压复位逻辑单元、看门狗定时器、休眠模式单元，以上特殊功能器件都通过总线与其它部分相连。...

【技术特征摘要】
1、一种8位精简指令集微控制器，其结构包括：内核、外设、特殊功能部分，这三部分通过总线相连，其中：内核，包括时钟发生复位逻辑、程序执行逻辑、指令处理逻辑、数据处理逻辑以及数据存储逻辑，这些逻辑部分是通过微码操作控制结构和一个二级四段流水线结构来实现的，其特征在于，时钟发生复位逻辑包括时钟发生器和复位逻辑，它们为内核中的其它逻辑提供所需的时钟信号和复位信号，并为二级四段流水线提供所需的四相时钟；程序执行逻辑包括程序计数器以及与之相连的8级的堆栈和中断处理器它们共同合作为指令处理逻辑提供所需的指令地址并处理程序中的中断；指令处理逻辑包括指令寄存器以及通过程序总线与之相连的程序存储器和指令译码器，它们根据程序执行逻辑给出的地址取出相应指令存入指令寄存器并对其译码为后续数据处理逻辑提供所需的指令或数据，为数据存储逻辑提供所需的存储器地址；数据处理逻辑包括算数逻辑单元以及与之相连的状态寄存器，它们将根据指令处理逻辑和数据存储逻辑给出的数据、寄存器地址及指令进行相应的操作，并给出结果；数据存储逻辑包括数据总线和数据随机存储器，它们根据指令处理逻辑给出的地址为数据处理逻辑提供对应寄存器内的数据或把数据处理逻辑给出的结果存储在对应的寄存器内；外设，包括输入输出端口、三路定时器、两路捕捉、比较和脉宽调制模块、串行外围接口模块、芯片...

【专利技术属性】
技术研发人员：岳卫杰，张继文，潘松，陈光胜，
申请(专利权)人：上海海尔集成电路有限公司，
类型：实用新型
国别省市：31[中国|上海]