半导体器件和形成半导体器件的方法技术

本发明专利技术涉及半导体器件，包括形成在鳍区域上的第一和第二端子以及形成在第一和第二端子之间的密封层。密封层包括掺杂有氧的碳化硅材料。半导体器件还包括由密封层、鳍区域以及第一和第二端子围绕的气隙。本发明专利技术还涉及形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法
本申请的实施例涉及半导体器件和形成半导体器件的方法。
技术介绍
半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比上一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件或线)已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
技术实现思路
本申请的一些实施例提供了一种半导体器件，包括：第一端子和第二端子，形成在鳍区域上；密封层，形成在所述第一端子和所述第二端子之间，其中，所述密封层包括掺杂有氧的碳化硅材料；以及气隙，由所述密封层、所述鳍区域以及所述第一端子和所述第二端子围绕。本申请的另一些实施例提供了一种半导体器件，包括：栅极结构，位于鳍区域上，包括：栅电极；以及自对准接触件(SAC)，形成在所述栅电极上并且包括掺杂有氧的碳化硅材料；源极/漏极(S/D)接触件；密封层，包括掺杂有氧的所述碳化硅材料，其中，所述密封层还包括：第一部分，位于所述栅极结构和所述源极/漏极接触件之间；以及第二部分，位于所述自对准接触件和所述源极/漏极接触件的顶面上；以及气隙，由所述密封层、所述鳍区域、所述栅电极和所述源极/漏极接触件围绕。本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底的顶面上方以及在所述半导体器件的第一端子和第二端子之间形成开口；以及形成碳化硅材料，包括：在所述开口中以及在所述第一端子和所述第二端子之间沉积所述碳化硅材料的第一部分；在所述第一端子和所述第二端子的顶面上沉积所述碳化硅材料的第二部分，其中，在由所述碳化硅材料、所述第一端子和所述第二端子以及所述衬底围绕的所述开口中截留气囊；以及对沉积的所述碳化硅材料的第一部分和第二部分实施氧退火工艺。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的惯例，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的半导体结构的等距视图。图2至图6是根据一些实施例的各个部分形成的半导体结构的截面图。图7是根据一些实施例的在半导体结构中形成双层密封结构的方法的流程图。图8至图16是根据一些实施例的各个部分形成的半导体结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件物理接触形成的实施例，并且也可以包括在第一部件和第二部件之间设置额外的部件，从而使得第一部件和第二部件可以不物理接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文所用，术语“标称”是指在产品或工艺的设计阶段设置的，用于组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围通常是由于制造工艺或公差中的细微变化导致的。如本文所使用的术语“约”和“基本”指示给定数量的值，该给定数量的值可以基于与主题半导体器件相关联的具体技术节点而变化。在一些实施例中，基于具体技术节点，可以指示在该值的5％(例如，目标值的±1％、±2％、±3％、±4％、±5％)内变化的给定数量的值。可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。随着平面半导体器件(诸如金属氧化物半导体场效应晶体管(“MOSFET”))通过各个技术节点按比例缩小，已经提出了提高器件密度和速度的其他方法。一种方法是鳍式场效应晶体管(“finFET”)器件，该器件是三维FET，包括从衬底延伸的鳍状沟道的形成。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构使它们能够在保持栅极控制和减轻短沟道效应的同时大幅度缩放。栅极堆叠件用于平面和三维FET中，以控制半导体器件的导电性。可以通过替换栅极工艺形成包括用于finFET器件的栅极介电层和栅电极的栅极堆叠件，其中多晶硅牺牲栅极结构由金属栅极结构替换。在沟道和栅电极之间形成(诸如高k介电层(例如，具有介电常数大于约3.9的介电层))栅极介电层。间隔件可以设置在栅极堆叠件的侧壁上，以在制造工艺(诸如离子注入、栅极替换工艺、外延源极/漏极结构形成和其他合适的工艺)期间保护栅极结构。可以使用气隙代替间隔件，以减小有效介电常数，进而可以减小寄生电容并且改善器件性能。可以通过在半导体器件的端子之间的开口上方沉积密封材料来形成气隙，从而使得在端子之间截留气囊。密封材料或密封层可以是用作封闭开口的盖的结构。因为空气的介电常数可以低于介电材料，所以可以减小有效介电常数。然而，密封材料中的低一致性和低抗蚀刻性可以导致半导体器件中的缺陷。例如，用于形成互连结构(诸如用于finFET器件的金属源极/漏极和栅极端子的通孔)的制造工艺可以包括对端子实施的多个蚀刻和清洁工艺，可以通过接缝蚀刻穿过密封材料的部分，并且导致对气隙的损坏。损坏的实例包括密封材料的塌陷或在气隙中俘获化学溶液。另外，密封材料中的接缝也会导致物理故障和电短路。损坏的气隙结构会导致半导体器件中的缺陷，并且导致低的器件良率和器件故障。为了解决上述缺点，本专利技术提供了一种半导体器件及其制造方法，以提供用于在半导体器件中制造密封层的简单且成本效益好的结构和工艺。密封层可以用于密封开口并且在半导体器件的端子之间形成气隙，并且还可以用作随后形成的结构(诸如互连结构)的接触蚀刻停止层(CESL)。特别地，可以将高刚性层用作密封材料。例如，掺杂有氧的高刚性碳化硅层(HRSCO)可以用作密封材料。也可以形成HRSCO层并且用作蚀刻停止层。此外，也可以在半导体器件端子的顶面上形成HRSCO的层，并且用作自对准接触件(SAC)。例如，也可以在半导体器件的端子上形成高刚性层。端子可以包括源极端子、漏极端子、栅极端子和/或其他合适的结构。在一些实施例中本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一端子和第二端子，形成在鳍区域上；/n密封层，形成在所述第一端子和所述第二端子之间，其中，所述密封层包括掺杂有氧的碳化硅材料；以及/n气隙，由所述密封层、所述鳍区域以及所述第一端子和所述第二端子围绕。/n

【技术特征摘要】
20191220 US 62/951,852;20200723 US 16/937,344;20201.一种半导体器件，包括：
第一端子和第二端子，形成在鳍区域上；
密封层，形成在所述第一端子和所述第二端子之间，其中，所述密封层包括掺杂有氧的碳化硅材料；以及
气隙，由所述密封层、所述鳍区域以及所述第一端子和所述第二端子围绕。


2.根据权利要求1所述的半导体器件，其中，所述第一端子包括栅电极，并且所述第二端子包括源极/漏极(S/D)接触件。


3.根据权利要求2所述的半导体器件，其中，所述第一端子还包括：
栅极介电层，位于所述栅电极的侧壁上；以及
间隔件，包括位于所述栅极介电层的侧壁上的第一部分和位于所述鳍区域的顶面上的第二部分。


4.根据权利要求3所述的半导体器件，其中，所述气隙与所述间隔件的所述第一部分和所述第二部分物理接触。


5.根据权利要求1所述的半导体器件，其中，所述密封层的密度在2.0g/cm3和3.2g/cm3之间。


6.根据权利要求1所述的半导体器件，其中，所述密封层的氧原子含量在30％和55％之间。


7.根...

【专利技术属性】
技术研发人员：梁顺鑫，王振翰，林耕竹，上野哲嗣，陈婷婷，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71