高速处理器制造技术

与计算机系统主处理器联在一起的高速处理器。当计算机系统中正执行一程序时．高速处理器执行一个程序中某些经选择的指令，这些指令比程序中其它指令＂更频繁执行＂．高速处理器不工作时，主处理器执行程序中所剩余的指令．高速处理器是按重叠执行方式运行，即在执行当前指令的同时，它正准备下一条指令的执行．但其地址比较线路保证在下一条指令执行前、完成当前指令的执行．此外，还有一专用的重做缓冲寄存器，在指令重复执行时使用．这样的系统可使一个程序的指令处理时间减少约４０％．（*该技术在2005年保护过期，可自由使用*）

【技术实现步骤摘要】
专利
本专利技术涉及一种计算机系统、特别是关于计算机系统中执行某些经选择形成指令子集的指令，辅助主处理器执行指令的高速处理器。所选择的指令属于简单的，而且是计算机系统经常执行的指令。现有技术的描述现有技术中至少有两种不同类型的多处理器计算机系统(1)在第一类中，至少有两个处理器，其中每一个都执行程序中的全部指令，并且一齐或同时运行，其目的是改善计算机系统的处理部分的可靠性;而(2)在第二类中，至少也有两个处理器，其中每一个执行不同的程序或者完成不同的任务或功能。一个计算机系统的性能部分地取决于速度，即计算机系统中的处理器执行一组指令的速度。通常这组指令是按顺序执行的，且以一定的速率执行每条指令。构成该组指令的某些指令在硬件中是容易完成的，属于简单指令类。另外一些指令在硬件中较难完成，属于复杂指令类。简单指令比复杂指令执行得更频繁。但是，除开这一事实以外，一组指令(包括简单的、频繁执行的指令)通常是在一定的速率下，按顺序执行。由于计算机系统的性能可以根据顺序执行该组每条指令所消耗的时间来衡量，如果该组指令中简单的、频繁执行的指令比复杂的、较少执行的指令执行速度更快，那么该计算机系统的性能可以得到改善。专利技术的概述本专利技术的基本目的是改善现有计算机系统的性能。本专利技术的另一个目的是通过以高于复杂的、较少执行的指令执行速度来执行程序中一组指令的简单的、频繁执行的指令，以便改善现有计算机系统的性能。本专利技术的再一个目的是利用附加到主处理器上的一个专用的高速处理器来执行程序中简单的、频繁执行的指令以得到比执行复杂的、较少执行的指令更快的速度，即该高速处理器执行简单的、反复执行的程序指令，且高速处理器执行一条指令的速度高于主处理器执行一条指令的速度。根据本专利技术的这些目的，与本申请在“现有技术的描述”一节中的第一类和第二类多处理器系统相对比，本专利技术的多处理器系统属于第三种类型。在第三类中，程序的执行由多处理器系统的两个处理器完成，但每个处理器执行程序中不同的指令组。这些处理器执行程序中的指令不是同时的，即一个处理器执行一条指令时，另一处理器的运行被中断。一个处理器执行程序中经选择的专门的指令，其目的是改善计算机系统的性能。其所执行的、经选择的专门指令是“简单的”，“频繁执行的”，而另一组执行的是程序的“复杂”指令。为了改善计算机系统的性能，该处理器被设计为以非常快的速度执行经选择的指令。这个特殊的处理器称之为“高速处理器”。所选择的“简单的”和“频繁执行的”指令的快速执行是用两条顺序指令的重叠执行来实现的。即当一条简单指令在执行时，下一条指令在准备执行。当该高速处理器没有执行简单指令时，另一个处理器即计算机系统的主处理器执行复杂的、较少执行的指令，因此比统一执行程序中的一组指令所需的指令处理时间减少约40%。从下文的详细介绍中，可以看出本专利技术进一步可应用的范围。然而应该懂得，在阐述本专利技术的最佳具体方案时，细节描述和具体例子都是用图示的方式给出，因为对有专业技术的人而言，阅读下述细节描述便可以知道在本专利技术的意图和范围上的各种改变和修正。附图简述通过阅读细节描述以及附图，可以完全了解本专利技术，而附图仅作为说明本专利技术的一种方法，故对本专利技术没有什么限制，其中图1为本专利技术的高速处理器，它跟通用数据处理系统相连，用来执行数据处理系统要处理的指令组中的频繁执行的指令。图2给出了本专利技术的高速处理器的详细结构。图3给出了图2中的指令译码和控制线路12c的详细结构。图4给出了图2中的通用寄存器12d的详细结构。图5给出了一张图表，其中包括几个指令的例子和与每个指令有关的混合百分数。图6给出了图3中的操作码译码器控制线路12c1的详细结构。较佳实施例的详细描述参看图1，给出了一个通用的数据处理系统10，它包括存贮器10a，通过线10e，10f和10g连接到存贮器10a的主处理器10b以及一个连接到主处理器10b的控制存贮器10c，即一个只读存贮器(ROM)。存贮器10a包括一个主存贮器10a1和一个连接到主存贮器10a1上的超高速缓冲子存贮系统10a2。连线10e用于连接超高速缓冲子存贮系统10a2和主处理器10b，用于传送数据。连线10f/10g被用来传输指令。主处理器10b通过输入/输出线10d与各种外部设备相联。涉及该数据处理系统结构的细节可从技术手册上找到，该手册指明了IBM370计算机的结构和操作原理，手册的号码是“GA22-7000-9”，本说明书中包括了该手册的内容，供参考。根据本专利技术，通过连线10f和10g，将高速处理器12连接在存贮器10a和主处理器10b之间。高速处理器12接收从存贮器10a送来的指令。在高速处理器12所接受的这些指令中，某些指令比其他指令执行得更为频繁。高速处理器12确定所接受的指令是否属于“频繁执行”的范畴。如果所接受的指令属于该范畴，则主处理器10b不执行此指令，而由高速处理器12执行此指令。但是如果该指令不属于“频繁执行”的范畴，则高速处理器12发出信号通知主处理器10b，结果，主处理器10b被允许执行该指令。在这种情况下，高速处理器12的运行被中断。由于高速处理器12被设计成专门执行某些经选择的、属于“频繁执行”范畴的指令，所以由高速处理器12执行这些经选择的指令的速度远高于由主处理器执行其他余下的指令的速度。因此，相对于现有技术中没有采用高速处理器12的计算机系统，本专利技术的、采用了高速处理器的计算机系统的性能最佳和/或提高了。图2描绘了根据本专利技术的高速处理器12的详细结构。图2中，高速处理器12包括一个跟存贮器10a相连的指令缓冲寄存器12a，用于暂时存贮准备执行的指令。跟指令缓冲寄存器12a相连的指令寄存器12b用来接受和执行该指令。指令寄存器12b的输出接到主处理器10b，用于将指令传送到主处理器10b。当高速处理器12不能执行该指令时，主处理器10b将执行该指令。指令寄存器12b的输出也连到一个指令译码和控制线路12c上，以便将指令寄存器12b中被执行的指令译码。主处理器10b被连接到指令译码器和控制线路12c上，以便在主处理器执行当前的指令，而希望从通用寄存器12d中重新取回一个或多个操作数时，提供与通用寄存器12d中的位置有关的地址信息。指令译码器和控制单元12c，通过标有“给主处理器信号”的连线，连接到主处理器10b上，以便给主处理器一个信号，决定执行还是不执行该指令。如“给主处理器信号”线是高电位(二进制的1)，则主处理器10b将执行该指令。但如果“给主处理器信号”线为低电位(二进制的0)，主处理器将不执行该指令。如果主处理器10b没有执行该指令，则高速处理器12将执行该指令。通过连线12e将指令译码和控制线路12C连接到一组通用寄存器12d上。该组通用寄存器12d通过一个A寄存器12g连接到一个算术逻辑单元(ALU)12f上。通用寄存器组12d也通过B寄存器12h连接到ALU12f上。A寄存器12g的一个输出端连接到指令译码和控制线路12c的输入端上。A寄存器12g的该输出端也跟主处理10b的输入端相连，以便在主处理器执行指令时，将存放在通用寄存器12d的数据(如操作数)传输给主处理器10b。指令寄存器12b的输出端也跟一个移位寄存器12s相连，以便存放一个当时的移位本文档来自技高网...

【技术保护点】
一个用于计算机系统中的处理系统，该系统执行一组指令，而且在硬件中执行此指令组的第一指令子集比剩余的指令子集更容易、更频繁。该系统的特征为：用于快速执行上述指令组的第一指令子集的第一种处理装置以及用于执行指令组的剩余指令子集，而跟所说第一 种处理装置相连接的第二种处理装置。

【技术特征摘要】
1.一个用于计算机系统中的处理系统，该系统执行一组指令，而且在硬件中执行此指令组的第一指令子集比剩余的指令子集更容易、更频繁。该系统的特征为用于快速执行上述指令组的第一指令子集的第一种处理装置以及用于执行指令组的剩余指令子集，而跟所说第一种处理装置相连接的第二种处理装置。2.权项1的处理系统，其特征在于当所说第一种处理装置不执行指令组的第一指令子集时，所说第二种处理装置执行指令组的剩余指令子集。3.权项1的处理系统，其特征在于第一种处理装置包括用于存放指令的第一装置;跟所说第一种和第二种处理装置相连的译码控制装置。该装置用于将存放在所说第一种装置中的指...

【专利技术属性】
技术研发人员：灼康魏，爱德华，里查德，瓦塞尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]