紧配合的多处理器指令同步制造技术

数据系统包括一贮存至少需由两个处理器操作的指令存储缓冲器。二个处理器执行缓冲器中的指令。指令分配电路向处理器分配指令。至少一个处理器具有在由另一个处理器执行指令序列中的上述指令前执行所分配的指令的能力。至少一个处理器具有延迟执行一条可中断指令直到该指令在序列中的适当序列号中能被执行时为止的能力。一旦出现中断，处理器能立即清除缓冲器以存储要执行的中断软件指令。（*该技术在2009年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及数据处理系统，更具体地说，涉及包括多个独立处理单元的数据处理。传统的数据处理系统一个一个地执行一个序列的指令。在包括多个处理单元的处理系统中，通常对指令的译码是集中地进行的，以保证每个指令按其在序列中的位置进行译码。1982年8月出版的第25卷，编号为3B的IBM技术公开报告的1637-1638上，刊登过一篇题为“多处理器同步设计方法”(MultiprocessorSynchronigationDesignMethocl”)的文章，该文公开了一种进程，从而可以同时确定许多处理器之中任何处理器是否是在一个指定的状态。在进程结束时，所有处理器已就其当前的相互间的状况达成协议。题为“用于高度平行多处理器系统的同步处理部件”(IBM技术公开报告，30卷，第7号，1987，12，第98-99页)公开了一种利用一个同步处理部件增强多处理计算机的体系结构而使在一个高平行多处理计算机系统中同步开销最小的技术。题为“用于分布式处理同步和地址计算的运行一时间算法”(“Run-TimeAlgorithmforDistributedProcessingSynchromizntionandAddressCalculations”，见IBM技术公开报告，29卷，NO.110，1987，3，4658-4687页)介绍第用第一度在一个分布式处理体系结构的每个分布处理部件中所用的算法。这些算法以与在一个网络中的其它分布处理部件协调的方式为每个分布处理部件安排地址计算。本专利技术的目的是为了提供这样一种多处理系统即使系统中的各个处理器实际上可能并非顺序地执行各个指令，而此多处理系统却似乎在顺序地执行一个序列的指令。本专利技术的数据处理系统包括一个用于贮存要求由二个处理器操作的一序列指令的指令存贮电路;至少要有二个处理器，每个用来执行来自上述指令存贮电路的指令;一个指令分布电路用来将每个指令分派给至少其中一个处理器;至少其中一个处理器包括一个用于在由另一个处理器执行在指令序列中的上述的指令之前执行所分派的指令的电路。在本专利技术的最佳实施例中的数据处理系统中，包括用于贮存指令缓冲器。在该序列中至少一个指令要求至少由两个分开的处理器进行操作。指令贮存电路与两个处理器相连。每个处理器执行来自存贮电路的指令。另外还包括一个用来将每个指令分派给至少其中一个处理器的指令分派电路。至少一个处理器在另一处理器执行指令序列中的上述指令前具有执行所分派的指令的能力。在该最佳实施例中，第一个处理器是定点运算处理器。第二个处理器是一个浮点运算处理器。指令序列包括由定点处理器本身执行的和由浮点处理器本身执行的指令。然而，在本最佳实施例中，指令序列也包括为定点处理器和浮点处理器的操作两者均所需的浮点装入和贮存指令。具体地说，定点处理器实行地址计算，以便完成浮点指令的装入和贮存操作。在该实施例中，具有在由其它的处理器执行上述的指令前执行所分配的指令的能力的一个处理器还具有这样一种能力当指令序列的首指令的执行需要由另一个处理器完成一个操作时，则延迟对其指令的执行。在该例中，如果浮点指令要求定点操作处理器，则浮点处理器将不完成浮点指令。此外，在本实施例中，一个处理器除了具有在由另一个处理器执行上述指令前执行所分配的指令的能力外，还具有延迟执行一条可中断指令(即一种可给处理器产生一个中断条件的指令)，直至在执行其它指令的适当序列位置上执行该可中断指令的这样的能力。本专利技术的具有新颖性的特征在权利要求书中作了描述。然而，在结合附图阅读了下面对本专利技术的最佳实施例的介绍之后，读者将会对本专利技术本身以及其它的特征和特点有更好的理解。附图说明图1为与一个公用指令缓冲存储器和一个公用存储器相连的两个处理单元的方框图;图2为说明用于浮点处理器的控制功能的流程图;图3为说明用于定点处理器的控制功能的流程图;图4为不产生中断的浮点和定点指令表;图5为用来执行图4的指令序列的定时图;图6为包括单个可中断的指令的指令序列表;图7为用来说明执行图6中的指令序列的定时图;图8为包括一条实际上不产生中断的可中断指令的一个指令序列;及图9为用来说明执行图8中的指令序列的的定时图。本专利技术要解决多处理器的同步问题。具体说来，在所示的本专利技术的最佳实施例中，要解决在一个定点处理器和一个浮点处理器之间实现同步的问题。这是因为定点处理器必须为在浮点处理器中执行浮点装入和存贮操作而进行地址计算。要执行同步的另一因素则是由于浮点处理器要有能在定点处理器前头执行可中断指令的能力。图1示出了通过一条代表多控制信号的控制线29与一个浮点处理器8相连的一个定点处理器6。定点处理器6和浮点处理器8又与一个公用指令缓冲存储器10和单个存储器80相连。定点处理器6包括一个与指令缓冲存储器10相连的指令预取缓冲器20。指令预取缓冲器20接收来自指令缓冲存贮器10的指令序列。来自指令预取缓冲器20的指令在译码电路22中被译码，以便向寄存器存储器22和控制电路30提供信息。在该实施例中，定点处理器6的寄存器存储器24包括32个可单独编址的寄存器。寄存器存储器24的输出送至算术逻辑单元26(ALU)。ALU24输出又被送回寄存器存储器24。定点处理器6还包括一个与寄存器存储器24和控制电路30相连的输入/输出电路(I/O)28I/O电路28与外部存储器80相连。定点处理器6的控制电路30控制定点处理器6的内部操作，控制由I/O电路28对外部存储器80的存取及控制与浮点处理器8的同步。浮点处理器8包括一个与指令缓冲存储器10相连的指令预取缓冲器40。译码电路42对来自指令预取缓冲器40的指令进行译码。译码电路42给浮点处理器控制电路52和寄存器存储器44提供输入信号。寄存器存储器44将其输出信号送至指数加法器电路50和乘法电路48。乘法电路48的输出信号送至加法器54，加法器54随后又将其输出送至舎入电路56。控制电路52还将控制信号输入到指数加法器50、乘法器48、加法器54和舍入电路56。在本实施中，指数加法器为浮点计算实行指数运算，并为乘法器48提供移位控制。乘法器48是一个采用保留进位加法器结构的华莱士树状乘法器。指数加法电路50是一个用来作指数相加或相减的加法电路，进行相乘运算。该指数信息用来补偿加法操作，使加法中引入乘法算子。舍入电路56递进加法器54的运算结果，从而向寄存器存储器44提供一个经舎入后的结果。浮点处理器8也包括一个与外存储器80相连的输入/输出电路(I/O)46。I/O电路46还与控制电路52相连。如同在定点处理器6一样，控制电路52提供在浮点处理器8中实行的浮点运算的内部控制。此外，浮点控制器52通过线29与定点处理器控制器30相连以便接收来自定点处理器6的诸同步信号。在本实施例中，如果需要的话，存储器80可用作在定点处理器6和浮点处理器8之间进行数据通信的装置。此外，指令缓冲存储器10为定点处理器6和浮点处理器8两者贮存指令序列。在本实施中指令序列均送至定点处理器6的指令预取缓冲器20和浮点处理器8的指令预取缓冲器40。换言之，两个预取缓冲器20和40均接收同样的指令。在本实施例中，定点处理器6是一个32位宽的处理单元，而浮点处理器8则是64位宽的处理单元。图2示出了在浮点处理器的控制单元5本文档来自技高网...

【技术保护点】
一种数据处理系统，其特征在于包括：一个指令存贮装置，用来贮存至少要求由两个处理器装置实行的指令序列；多个处理器装置，用来执行来自所述指令存贮器装置的指令；指令分配装置，用来向至少一个上述处理器装置分配指令；至少其中一个上述处 理器装置包括一种用来在由另一个处理器装置执行指令序列中的一个上述指令前可执行所分配的指令的装置。　。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：格里高里弗雷德里克格罗霍斯基，杰姆斯阿兰卡尔，迈洪恩古岩浮，大卫斯科特雷，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]