按照层结构具有二维或多维可编程序的单元结构(FPGAs、DPGAs等)的数据流处理器和模块的高速缓存配置数据方法技术

至今，中央和全局单元已经组成一个对所有配置请求进行处理的模块。本发明专利技术提供了多个能够执行该任务的工作单元。这些单元排列成一种结构。如果该请求是无法处理的，则来自最低层的请求仅传送到下一个最高层。最高层与内部的或外部的更高级别的配置存储器相连，该配置存储器含有所有该程序运行所需的配置数据。配置单元的树形结构使得能够对配置数据进行高速缓存。配置主要是在本地进行访问的。在最坏的一种情况下，如果层结构中任何一个ＣＴ（配置表）中都没有相关的数据，那么就必须从更高阶的配置存储器中载入一种配置。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
的数据流处理器和模块的高速缓存配置数据方法本专利技术的
技术介绍
水平本专利说明书所依据的相关技术在专利申请书19654846.2-53对具有二维或多维可编程序单元矩阵(FPGAs,DPGAs等等)的数据流处理器和模块进行自动动态的重加载的方法以及专利申请书19654 593.5-53(可编程模块的运行时间重构方法)中已被阐明。其中阐述了按照相关技术对DFPs，以及FPGAs,DPGAs和类似的模块进行配置和重构的一种方法，采用这种方法时一种独立配置的中央高阶微控制器型模块承担了对多个低阶，且多半是无源的控制单对于配置数据的分配。相关技术的缺点通过使用一个中央全局单元控制对一个或多个模块的部分(例如单元)的重构，如果许多不同的重构请求必须同时进行处理的话，可能出现瓶颈。上述的模块平行性优点，受到了这种中央单元相当大的限制，因为这种机构显示了典型的“瓶颈”，并且明显地减慢了数据的处理。另外将事件源指派给要被加载的配置表现出一些问题，因为配置存储器使用的是绝对地址。因此，该重构单元必须包含一种存储器管理系统，这种系统就象在操作系统中那样，还要有记录哪一部分存储器区域用于哪一部分配置的各种文档。本文档来自技高网...

【技术保护点】
一种高速缓冲存储器存储指令的方法，这些指令是存在于由许多计算器组成的微处理机和具有二维或多维单元结构（比如ＦＰＧＡ、ＤＰＧＡ、ＤＦＰ等）的功能模块之中的，其特征在于，１．１许多元件和可配置元件（ＣＥＬ）结合成一组，而每个分组都和一个高速 缓冲存储器单元（ＣＴ）相匹配，１．２每个分组的高速缓存器单元通过一个树形结构转换成上置的高速缓存器单元（ＲＯＯＴ－ＣＴ），这个单元占据了指令存储器（ＥＣＲ）的存取指令并中断指令，１．３指令汇总指令序列（ＫＲ），可以整体存储并在存储器 之间传输，１．４位于树形结构底层或中间层的每一个高速缓存器单元要求用于上置高速缓冲器单元的必要指令，１．５只...

【技术特征摘要】
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【专利技术属性】
技术研发人员：M福尔巴赫，R芒克，
申请(专利权)人：PACT信息技术有限公司，
类型：发明
国别省市：DE[德国]