处理电路和搜索处理器电路制造技术

一个用来在高速数据流中识别和比较一个复杂模式的处理电路Ｐ↓［１］可以形成这种电路网络的一个节点，它包含一个电路参数输入的接口，至少一个用于比较两个数据字的比较器单元（ＣＯＭ）形式的核心处理器Ｐ↓［０］，一个与比较器单元相连并包括一个多路复用器（ＭＵＸ１）的逻辑单元Ｅ，一个第一Ｄ触发器（２），一个用来将一个正二进制值延迟一个给定数目的时间单位的等待时间单元（ＬＡＴ），一个第二Ｄ触发器（４），一个检测和控制比较器单元（ＣＯＭ）的比较操作的顺序控制单元（ＳＣ），和一个组合其它处理电路或其它结果选择器的两个结果值的结果选择器（ＲＳ）。一个进行复杂模式的搜索和比较操作的搜索处理器电路（ＰＭＣ）在一个树状结构中包括一个具有处理电路Ｐ↓［１］的多处理器单元Ｐ↓［ｎ］，并形成一个层数为ｎ＋１等级数为ｋ＝２↑［ｍ］的二进制树或超二进制树，ｍ为大于等于１的正整数。一个下面的层面Ｓ↓［ｎ－ｑ］通常包含在层面Ｓ↓［ｎ－ｑ＋１］上的２↑［ｍ（ｑ－１）］个电路Ｐ↓［ｎ－ｑ＋１］中嵌套提供的２↑［ｍｑ］个电路Ｐ↓［ｎ－ｑ］。针对ｑ＝ｎ的电路Ｐ↓［ｎ］中的第零层面Ｓ↓［０］包含２↑［ｍ（ｎ－１）］－２↑［ｍｎ］个在电路Ｐ↓［１］中形成比较器单元（ＣＯＭ）的核心处理器Ｐ↓［０］。所有的电路Ｐ↓［１］，Ｐ↓［２］…Ｐ↓［ｎ］有唯一的接口（Ｉ）和一个具有用于收集搜索操作或比较操作的结果的逻辑单元（Ｅ）。在搜索和查询存储于数据库中的数据的搜索引擎中使用。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在高速数据流中识别和比较的复杂模式的处理电路，特别是在搜索和查找存储在结构化或非结构化数据库中的数据的搜索引擎中的应用，其中该处理电路形成这种处理电路网络中的一个节点，一个搜索处理器电路包括一个具有树状结构的多处理器单元Pn，用于在高速数据流中识别和比较复杂模式，特别是用于查找和索引存储在结构化或非结构化数据库中的数据的搜索引擎中，其中多处理器单元Pn包括依照权利要求1的处理电路P1，并且多处理器单元Pn形成一个体现为一个具有n＋1个层面S0，S1….Sn和等级数k＝2m的二进制或超二进制树的电路，其中m是一个大于或等于1的正整数，一个超二进制树通过k＞2来定义。本专利技术在一个具有多个处理电路的多处理器单元的基础上实现一个搜索处理器电路。在一个搜索操作中，一个数据流通过搜索处理器电路的处理电路同步传送，对于每个步骤，将芯片中的当前数据与一些模式或其它的可能被编码为位串并预先输入到处理电路的模式进行比较。为了在大型数据流中搜索信息，近年来已经开发了一些专用的处理器，例如对于互联网或内联网等类型的数据通讯网络的搜索引擎，监控数据流内容和查找大型结构化或非结构化的数据库的数据等，这些信息是很典型的。原因是在上述领域中识别和查找信息是非常关键的操作，不便于利用普通的数据处理器来得以有效的实现。大数据容量中的模式搜索和查找基本上适宜于利用很多个同时在相同或不同的数据段进行搜索的处理单元在整体上并行解决。通过利用整体并行处理，将可以同时处理大量的查询或搜索。对于搜索，建议使用具有能够充分描述搜索信息特征的表达式能力的特殊的搜索语言。 本
中有熟知的使用数据或符号的串比较的处理器。作为这种连接中的先前技术的一个例子，可以参考国际专利申请PCT/NO92/00171，题目为“非数字协处理器”。此外还有Paracel公司开发的特别适用于分析数据间相似性的称为快速数据寻找器(FDF)的数据处理单元。FDF采用一个可以检测一个精确匹配的匹配技术模式，但也能够发现弱相似性，这些在基因研究和文本搜索时是很有用的。此外，还有出自于美国专利5 553 272(Ranganathan等)，被认为是一个用于计算一个给定字母表的两个字符串间的编排距离的线性脉动数组处理器。这一计算是基于一个可减少表示一个计算中的状况所需位数的编码方案。给出该脉动数组处理器一个结构，该结构不限制那些可以进行比较并使用仅需与最近的邻近单元通讯的简单基本单元的字符串长度，这样非常适合实现超大规模集成电路。已知的专用搜索处理器的一个缺陷是它们不能提供处理非常复杂的搜索查询的足够先进的功能。另一个缺陷是在更大的程度上它们是基于一个仅能很困难地提供这种无需多余复杂程度的功能的电路结构。美国专利4860201(Stolfo等)给出了一个解决这一问题的尝试，该专利公开了一个如同二进制树一样结构的并行处理装置，其中使用了许多个处理器，每一个都有自己的输入/输出单元。一般地说，Stolfo等人公开了一个具有连接在一个二进制树状结构中的许多个处理器的计算机，这样每个处理器除了那些分别形成树的根和叶的处理器，都有一个单独的父处理器和两个子处理器。典型地，处理器与从一个父处理器传输来的数据同步工作，并进一步将结果与最近的下面的处理器进行通讯。同时，一个父处理器的子处理器也可以相互通讯。根据Stolfo等人的专利申请，每个节点形成一个处理单元，包括一个真实意义上的处理器、一个读/写存储器或一个随机存取存储器、和一个输入/输出装置。输入/输出装置提供每个处理单元与其父处理单元和子处理单元间的接口，这样可以很好地改进通过二进制树状结构传输数据的速度。因为二进制树状结构在每个节点中有一个处理单元，处理装置通常包含2n－1个处理单元，即如果二进制树实现为n＝10层，则共有1023个处理单元。在该先前技术的一个优选实施方案中，并行处理装置具有一个12MHz的时钟频率，在使用一个具有1023个处理器的树的情况下，每个具有1.8微妙平均指令周期的处理器可提供一个每秒钟大约5.7亿条指令的处理性能。一个这种类型的二进制并行处理器可以很好地适用于解决可分区的数据处理问题，例如在大信息量中的搜索。可分区搜索问题可以定义为这样一个问题，其中关于一个对象x和对象集的关系的查询相当于重复使用一个具有一个标识的可交换的相关的二进制操作符b，和一个用于一个新对象x和集F中每个元素f间的基本的搜索查询q。当逻辑运算OR与用于一个新对象x和集F中每个元素f间的基本查询“x等于f”相结合时，存在一个分区搜索的问题。如Stolfo等人的专利所述，包括一个关于集F的查询回答的问题，可以通过用于集F的任意子集的查询的组合来回答。换句话说，该问题是分区的，并非常适应于通过并行处理快速执行。集F被任意划分为数量等于可用处理器数的子集。然后基本查询q被并行用于每个与所有处理器通讯的未知的x和集F的本地存储元素f间的处理器。而后，通过操作符b的log2N次重复把结果并行任意组合，首先在N/2个处理器毗邻对上进行大量计算，然后用第一次计算得出的结果在N/4个处理器对上进行相应数量的计算。这样，在处理期间，操作在二进制树中向上面的层面移动，换句话说，就是从子处理器向父处理器移动，并在每个层上并行重复执行。根据属于本申请人的国际专利申请PCT/NO99/00308，已知一个适用于数字数据信号结构处理的数字处理装置，其中数据信号结构包括循环序列和/或嵌套的模式。该处理装置通常配置为一个具有n＋1层面S0，S1….Sn和等级数为k的常规树。与上述编号为4860201的美国专利发布的内容相比，该结构体系提供的许多优势，并且在一个实施方案中可以用来实现基于一个常规2次二进制树或一个2m次的超二进制树的多处理器结构体系，其中m为大于2的正整数，这样，例如一个超二进制树将有4、8、16的等级数。类似与美国专利4860201中所提出的，一个这种类型的二进制或超二进制树结构将能够用一个有效的方式来解决分区搜索问题。这样，本专利技术的主要目的是提供一个搜索处理器电路，在上述国际专利申请中公开的普通多处理器结构体系的基础上，可以利用一个能够避免上面提到的需要专用搜索处理器的缺陷的多处理器结构体系来实现该电路，而该电路还同时还能提供一个比美国专利4860201中公布的利用并行处理器处理更好的处理技术和装置的经济性。而且，本专利技术的一个目的是提供一个处理电路，可以被用于在一个搜索处理器电路中实现一个多处理器单元，通过模式的比较来进行有效的搜索操作。最后，本专利技术的另一个目的是提供一个搜索处理器电路，其结构不仅能够利用适当的功能解决二进制分区搜索问题，而且借助于微电子领域的已知的可用的电路解决方法的不同程度的集成，使其便于实现。特别地，在这种连接中，可以以一个微电子组件的形式来实现，该微电子组件可以实现为所谓的现场可编程门阵列(FPGA)或一个特定用途集成电路(ASIC)。根据本专利技术，通过一个处理器电路实现上述的目的和其它特征及优势，该处理器电路的特征是它包括一个具有分别为处理电路的配置和运行参数的数据输入和输出的接口，针对一个给定的处理任务，配置参数是通过接口的未指明的或专用的输入一次性全部提供，通过执行给定处理任务来处理的运行数本文档来自技高网...

【技术保护点】
一个处理电路（Ｐ↓［１］），用于在高速数据流中识别和比较复杂模式，特别是用于搜索和获取存储在结构化或非结构化的数据库中的数据的搜索引擎中，其中，处理电路（Ｐ↓［１］）形成一个这种处理电路的网络的一个节点，其特征是处理电路（Ｐ↓［１］）包括一个接口，该接口具有分别是处理电路（Ｐ↓［１］）的配置和操作参数的数据的输入和输出，针对一个给定的处理任务，配置参数是通过接口的未指明的或专用的输入一次性全部提供给处理电路（Ｐ↓［１］），和通过执行给定处理任务来处理的运行数据是通过特定的接口输入和输出连续输入到处理电路或从处理电路输出，至少一个比较器单元（ＣＯＭ）形式的的核心处理器（Ｐ↓［０］），比较器单元（ＣＯＭ）适用于比较两个数据字，和一个与比较器单元连接的逻辑单元（Ｅ），逻辑单元包括一个连接下列接口输入的多路复用器（ＭＵＸ１）：一个顺序数据输入，一个顺序文件输入，一个顺序触发器输入，一个前面的处理电路的顺序结果输入，一个后面处理电路的顺序结果输入，一个并行数据输入，一个并行文件输入，一个并行触发器输入，一个前面的处理电路的并行结果输入和一个后面处理电路的并行结果输入；逻辑单元还与下列的接口输出连接：一个所选数据值的输出，一个所选文件值的输出，一个所选触发器值的输出，一个所选前面的处理电路结果的输出和一个所选文件值的输出，一个所述触发器值的输出，一个所选前面电路结果的输出，和一个所选后面处理电路结果的输出；一个第一Ｄ触发器（２）；一个用于将一个正二进制值延迟一个给定数目时间单位的等待时间单元（ＬＡＴ）；一个第二Ｄ触发器（４）；一个用于监视和控制比较器单元（ＣＯＭ）的比较操作的顺序控制单元（ＳＣ），和一个用于合并两个其它处理电路或其它结果选择器的结果值的结果选择器；比较器单元ＣＯＭ）连接一个多路复用器（ＭＵＸ１）上的所选数据值的输出和接口中的一个数据输出，进一步还有一个与第一与门（１）连接的结果输出，一个与第二与门（３）连接的相等单元，第一个Ｄ触发器连接多路复用器（ＭＵＸ１）上一个所选文件值的输出，一个复位输出通过一根复位线（５）分别连接第一个与门（１）的一个输入，第二个与门（３）的一个输入，等待时间单元（ＬＡＴ）的一个输入，以及接口中的一个文件输入，第二个与门（３）在接口中具有一个相等输出，时间等待单元连接第一个与门（１）的输出和顺序控制单元（ＳＣ）的结果输入，第二个Ｄ触发器（４）连接第一个Ｄ触发器（２）的复位输出和顺序控...

【技术特征摘要】
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【专利技术属性】
技术研发人员：B斯文根，A哈拉尔斯，OR伯克兰，
申请(专利权)人：快速检索及传递公司，
类型：发明
国别省市：NO[挪威]