基于块的设计方法技术

一种用于设计电路系统的方法和装置，包括：选择多个用于设计所述电路系统的预先设计的电路块；收集关于预先设计的电路块的反映设计者经验的数据，所述设计者经验能适用于处理方法；根据设计者的经验数据和可接受的风险程度，以某种方式认可或者拒绝所述电路系统的设计；在认可时，形成块规格，包括每一个电路块的准则和修改的约束；在认可时，形成块规格，用于在芯片的平面布置图上布置所述电路块，作为芯片上的系统，与所述准则和修改的约束一致而不改变所述选择的电路块和所述处理方法。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

一般地说，本专利技术涉及集成电路(“IC”)器件设计，更具体地说，本专利技术涉及重复使用预定的块的系统设计。
技术介绍
近年来，硅处理技术中的不断创新，急剧地降低了集成电路器件的价格并增加了集成电路器件的性能和功能性，因此刺激了电子制造产业和信息处理产业的发展。而这些快速增长的产业把对更快更便宜的器件增长的需求施加给集成电路设计系统开发者。结果，设计产业现在正经历着急剧的变化，包括(1)芯片设计正变得更大更复杂。例如，在1997年，典型的集成电路包含100到500K(千)个门。在1998年，典型的集成电路包含1到2百万个门。1999年的技术已经表明这一趋势的继续，将制造4到6百万个门的器件。(2)芯片设计正变得更加专用。在IC设计的早期，器件制造商生产各种现用芯片，最终用户将现用芯片设计成他们的电子产品。目前，电子产品制造商更加经常地订购客户芯片设计来实现特定的功能。(3)现在，电子产品的开发主要由客户的要求来驱动，这已经缩短了产品的寿命周期，并因此缩短了容许的设计时间和资源。例如，在1997年，平均设计周期是12到18个月。在1998年，平均时间降到10到12个月，而在1999年，该产业正在向8到10个月的设计周期时间推进。(4)设计时间的限制需要平行的设计工作计划。以前，用于上游系统元件的关键设计决定可能要等到下游系统元件被验证。设计经理不再有大量顺序执行的设计任务。可能必须同时开发几个系统元件。因此，要求设计经理在完成至少某些系统元件设计之前作出关键的预测。为了满足这些需要，电子系统设计正发展到先有技术中称为基于块设计(“BBD”)的技术，其中通过集成多个现有元件设计块(在先有技术中也称为“知识产权块”或“IP”块)来设计系统。这些预先设计的块可以从内部设计组得到或者从其他设计公司得到许可，并且可以由根本不同的设计结构和环境支持。而且，可以开发预先设计的块来满足不同的设计要求和约束。使用BBD的设计者所面临的另一个挑战是前端(项目认可)延时和由确定系统设计可行性中的不确定性带来的风险。当前的ASIC(专用集成电路)设计主要用在RTL(寄存器传送层)，并且有些甚至更早，在技术要求层，由客户提供给设计者。然后，根据可利用的综合技术的限制，按照面积、性能和提供节省成本的实现所需的功率折衷，以某种方式来划分这些设计。这样，设计者接受系统技术要求作为输入并最终提供网表层设计，用于物理实现(包括设计位置、布线和验证)。如果设计技术要求在预定的或可利用的处理技术能力之内，包括时钟、功率和尺寸的技术要求，则可利用的设计方法是可以合理预测的并适用于现有的电路设计工具。然而，RTL层设计和系统层设计行为通常是分开的或者松散结合的，意味着从系统层功能定义到ASIC(RTL)级没有相关链。根据书面的ASIC技术要求来开发RTL级设计，并由在ASIC接口周围产生的新形成的测试组来验证RTL级设计。这样，用于ASIC设计的可利用的设计和实现方法存在许多问题，妨碍了有效的块集成。首先，当前的方法没有提供组织管理严密的方法来全面地估计并确保兼容性，以将具有不同设计根据的多个源提供的多个设计块集成，同时提供分级验证和在紧迫的推向市场的时间约束以内短的组合时间。同样，用于ASIC设计的现有方法没有提供可测量性。大量现有的方法集中在平面设计上。该方法导致组合具有1百万个门以上的系统的顶层设计所需的持续时间中的重大问题。另外，现有的ASIC设计方法不适合重复使用预定的电路块。可利用的方案没有提供解决与专用器件体系结构中的集成电路设计块有关的定时、时钟、总线、电源、块布置、验证和测试问题的准则。因此，如果没有全面的块重复使用方法，现有的方法导致特定的不可预测的设计方法，降低了设计实现的可行性，增加了费用和交付时间，并经常引起对预先设计的电路块本身的性能下降的修改，以便使其适合于所设计的系统。而且，现有的方法没有提供性能折衷分析和关键设计参数，诸如时钟频率、和成功地和预测地完成芯片设计和实现的面积对风险的反馈。因此，需要一种可以满足发展环境并解决现有的技术的不足的方法。还需要一种适当的方法，用于在电路设计中使用并重复使用来自多个源的预先设计的电路块。结合IP块还导致对“胶合(glue)”逻辑的需要，该逻辑使得块可以一起在单个器件上工作。胶合逻辑主要负责互联设计块，并且通常在所述块之间，分散在整个设计中。胶合逻辑单元可以在芯片计划的各个阶段加到设计中，或者可以在设计中每一个块的最外的边界，作为主块的互联机构。与其源无关，胶合逻辑必须最佳地放在设计中，以便使配线拥挤和定时复杂化最小，所述配线拥挤和定时复杂化是由于块之间布置胶合逻辑引起，引入最初块设计者可能没有预料到的延迟。因此在本专利技术涉及的现有技术中需要用于在基于块的设计中布置胶合逻辑的改进方法。还需要一种胶合逻辑分布机制，该机制考虑到各种胶合逻辑单元的功能相似性，并把这些胶合逻辑单元分组到新的设计块中。在相关技术中还需要一种胶合逻辑分布机制，该机制把最佳数量的胶合逻辑返回给现有的设计。另外，现有的ASIC设计方法不适合于重复使用预先设计的电路块。可利用的方案没有提供解决与专用器件体系结构中的集成电路设计块有关的定时、时钟、总线、电源、块布置、验证和测试问题的准则。由于电路块来自多个不一致的源，所面临的挑战是如何以适合于基于块的设计形式把这些电路块集成到一个电路系统。因此需要适合于把来自多个不一致源的电路块以适合于基于块的设计的形式进行互连的方法和装置。还需要提供用于把具有不同接口的电路块转换成具有标准接口的电路块的接口的方法和装置。当然，所有IC，甚至在单个芯片上包含整个系统的那些IC，必须通过一系列测试来验证该芯片满足性能要求并且没有隐藏的制造缺陷。如果没有察觉制造缺陷，则有缺陷的芯片可能要到组装加工后、更坏的情况是要到现场后才被发现。按照用户满意的效果，这种测试遗漏的代价对生产线来说可能是致命的。通常，有三种检测缺陷的测试DC参数测试、AC参数测试、和功能(“PLL”)测试。在DC参数测试中，测量芯片的输入、输出、输入-输出传输、总电流和功率消耗。在AC参数测试中，测量芯片的输入和输出信号的上升和下降时间、在输入端和输出端间传播中的延迟时间、最小时钟脉冲宽度和工作频率。在功能(“PLL”)测试中，测试芯片来看看它在规定的工作条件下是否象设计的那样工作。通常，向输入端子(“测试向量”)施加测试模式并把在输出端子检测到的输出模式与预期的模式相比较来进行功能测试。在测试设计(“DFT”)方法出现之前，设计者制作并组合芯片，然后把完成的设计传给测试设计者。测试设计者加入组装层测试逻辑，并把芯片传给制造商。然后，制造商测试者探测芯片并运行广泛的测试协议，包括上述关于组装层逻辑的测试。可利用的扫描设计方法是高效并广泛使用的方法的简单示例，用于把“单个”测试方法用于整个芯片，具有可预测的以及一致的测试结果。其它特别的方法可用来处理不可扫描的设计形式。目前，以前包含在整个芯片中的逻辑现用作单个虚拟元件(VC)或将包含在更大芯片中的设计块。因此，在电路设计完成之后可以不再设计测试。在整个设计过程中，设计者必须计划如何测试每一个设计块及整个组装了的芯片。因此，设计过程必须通过应用一个或一个以上本文档来自技高网...

【技术保护点】
一种用于设计电路系统的方法，所述方法由设计者执行，所述方法包括如下步骤：（ａ）选择多个用于设计所述电路系统的预先设计的电路块；（ｂ）收集关于所述预先设计的电路块的设计者的数据（包括经验数据、估计数据、和／或实现数据），所述设计者的数 据能适用于一种处理方法；（ｃ）根据所述设计者的数据和可接受的风险程度，以某种方式认可或者拒绝所述电路系统的设计；（ｄ）在认可时，形成块技术要求，后者包括用于每一个所述电路块的准则和修改的约束（ＦＥＡ）；（ｅ）在认可时，形成块技术 要求，用于在芯片的平面布置图上布置所述电路块，与所述准则和修改的约束一致而不改变所述选择的电路块和所述处理方法。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：H常，L库克，M亨特，W克，CK伦纳德，G马丁，P帕特尔森，K特罗，K文卡特拉马尼，
申请(专利权)人：凯登丝设计系统公司，
类型：发明
国别省市：US[美国]