具有双重同步和异步组件的集成电路制造技术

本发明专利技术涉及一种ＩＣ，它包含可以微同步工作的双重主组件（ＨＫ１，ＨＫ２）和至少一个用于将异步信号与主时钟（ｃｌｋ）同步的同步单元（ＳＹＮ，ＥＳＹ）。目的地为主组件的异步信号（ｎｏ１、ｎｏ２、ａｉｎ）通过同步单元进行传递、同步并送给主组件（ＨＫ１，ＨＫ２）的输入（ｅｉ１，ｅｉ２，ｉｙ１，ｉｙ２）。在有双重异步组件（ＮＫ１，ＮＫ２）的情况下，只同步一个异步组件的输出并送给所有的主组件（ＨＫ１，ＨＫ２）。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种集成电路，该集成电路含有至少两个类似的、可以根据主时钟系统发出的时钟以微同步工作模式工作的主组件，和一个比较器元件，来自主组件的相互对应的输出信号送到比较器彼此进行比较，如果这些信号之间一致性不足，那么比较器输出就输出一个故障信号。在很多集成电路的应用中，特别是在调用处理系统中，出于安全的原因需要增加故障保护。这是通过集成电路中的自监控和故障检测来完成的。在很多情况下，集成电路既包含用公共的外部或内部产生的时钟来驱动的时钟控制的主组件，又包含独立于此时钟的组件。后一个组件就是指异步组件。众多应用中的一个例子是PCI模块(“个人计算机接口”)，其包含的PCI电路作为异步组件来控制PCI总线。集成电路中用于自监控的一个已知做法是基于用软件实现测试的；这些软件测试定期的进行调用，例如通过测试循环。当然，这种解决方案需要用户实现一个合适的、能够可靠检查所有需要检查的功能的测试程序。这样的一个软件测试也需要一个不是微不足道的时间分配，否则分配的时间会被用于应用任务。此外，只有在测试完成的时候才会检测到故障状态。现有的BIST解决方法(即“内置自检”)使用硬件实现了对集成电路的自检。但是，BIST自检在正常情况下需要2-10ms或更多的执行时间，在这种情况下也是要在测试完成的时候才会检测到故障。完成故障保护的解决方案的另一种方法是在集成电路中包括双重的基本硬件部分。因此电路包含至少两个其主组件的同样实现。举例来说，这种双重电路工作的方式是一个主组件作为活动组件完成电路的任务，而另一个主组件是被动的，工作在空闲模式；或者两个主组件以“串联运行”同时微同步的工作。WO 94/08292描述了一种包括两个完全相同、彼此互连的控制单元的双重处理器控制单元，每个单元包括一个处理器单元、一个RAM数据存储器和外围电路。每个处理器单元被建立以确定它是活动的还是处于备用模式。活动的处理器单元在两个双重的RAM存储器中同步的或在两个RAM存储器中的一个中执行到RAM存储器的写循环。备用单元保持备用状态，直到因为活动单元中出现故障，为了替换一直到那时还处于活动状态的单元而被激活。因此基于WO 94/08292的两个处理器单元的作用从根本上是不对称的；原则上包括主存储器在内的外围组件只由活动处理器单元访问。例如，如果不与同时运行的第二处理器单元进行比较，那么活动处理器单元中的任何故障都会导致不正确的或以错误的状态写入外部区域中的主存储器之中，这在转换到前面备用的单元之后首先需要随后进行的纠正。此外，WO 94/08292中两个处理器单元中的每一个都配有两个以微同步模式工作的微处理器。两个微处理器的微同步由比较器分程序监控，该程序一直在检查两个处理器的地址、数据和控制信号的一致性；任何的不一致都会被认为是有关处理器单元中的一个故障。因此微处理器对在微同步工作中的故障产生一个给整个处理器单元的中断信号或复位。在一个处理器单元中配置双重微处理器形成一个由标准时钟信号驱动的“串列单元”。但是，WO 94/08292没有说明如何运行异步组件，即独立于双重微处理器的时钟运行的组件。因为即使是在微同步模式，所包含的组件还是会带着剩余时钟错误继续工作，所以在处理异步输入信号时，特别是如果它们在该时钟错误的区域中更改时，存在的风险是这些输入信号会被各个微同步的组件进行不同的解释。因此这将会造成快速失去微同步，并会触发一个故障状态。所以本专利技术的一个目标是双重的—即包含至少两个主电路的—集成电路，其中主电路包含异步组件，使这些组件没有机会破坏基本电路的微同步工作时序。本专利技术根据在介绍中叙述的一种使用具有至少一个同步装置的电路的集成电路来达到这个目标，该电路由主时钟系统的时钟驱动，用于将异步信号同步到该时钟，该同步装置的异步输入信号是通过至少一个输入送给它的，且该同步装置具有至少一个信号输出，输出由异步输入信号得到的同步信号，该信号连接到主组件的输入，所有主组件的类似输入都分别由同一个信号输出提供。这种解决方案以一种简单的方法达到了预定的目标，特别是还允许处理异步输入信号，从而可以可靠的提供这些输入信号，不会对主组件的同步工作时序产生不利的影响。为了另外增加故障保护，本专利技术的一个优选实施方案也提供了双重的异步组件，该实施方案具有至少一个可以独立于主时钟系统时钟工作的异步组件集合，该/每个集合中的异步组件彼此同样，分别具有至少一个连接到主组件内部输出的异步输入，该/每个集合中的异步组件各自与一个主组件相关联，其中该/每个集合的异步组件有至少一个相关联的同步装置，该装置由主时钟系统的时钟驱动，用于将异步信号同步到该时钟，该同步装置-具有至少一个信号输入，连接到该集合中的异步组件之一的异步输出，以及-至少一个信号输出，输出由这至少一个信号输入的信号获得的同步信号，该信号输出连接到主组件的内部输入，所有主组件的同样输入分别由同一个信号输出提供。这样可以实现双重的异步组件，并同时确保它们提供的信号不会破坏微同步。只使用异步组件输出信号中的一个并将它提供给所有的主组件的专利技术思想保证了输入信号对于所有的主组件都是一致的，甚至在异步组件占空比非常不同的情况下也是如此。本专利技术一个先进的发展是使用比较器装置对异步组件间的一致性进行额外的检查，集合中异步组件相互对应的输出提供给比较器装置以相互比较。有利的是，对于异步组件集合或几个集合中的至少一个来说，它能够在不同于主时钟系统的次时钟系统所产生的时钟的基础上工作。在这种情况下，如果为了将信号锁定到有关的次时钟系统产生的时钟，另外使用该时钟来驱动同步装置也是有好处的，以及-具有至少一个连接到主组件之一的内部输出的信号输入，以及-有至少一个信号输出，用于输出从来自这至少一个信号输入的信号所得到的锁定信号，该信号输出连接到有关集合中的异步组件的异步输入，该集合中所有组件的同样输入分别由同一个信号输出提供。这个对专利技术思想的发展确保了异步组件的输入一直会有一致的信号提供给它们，因此避免了异步组件中的任何“不一致”，更好的保护了主组件的微同步。所以为了这些内部输出彼此一致也可以对其进行检查，比较器装置可以方便的得到提供给它的这些内部输出中相互对应的输出，以进行相互比较。下面使用一个关于一个双重ASIC模块(“特定用途集成电路”)的典型实施方案来更为详细的解释本专利技术。为此要参考附图，其中附图说明图1给出了根据本专利技术的集成电路的方框图；图2给出了同步元件的两个优选实施方案；以及图3给出了一个用在图1所示集成电路中比较器装置中的同步电路。在图1所示的ASIC模块ICT中，核心电路以独立电路HE1、HE2的形式实现了两次，电路HE1、HE2分别包括一个主组件HK1、HK2和至少一个与主组件异步的组件NK1、NK2。举例来说，ASIC模块是一个用于数据处理设备的PCI模块，该PCI模块的主组件依照处理器时钟速度工作，例如100MHz，而用于控制PCI总线的PCI电路作为异步组件依照不同的时钟速度工作，例如66MHz。此外，模块ICT具有不能与独立电路HE1、HE2中的一个相关联的组件，例如比较器VGL和同步单元ESY。主组件HK1、HK2由共用时钟信号clk(“主时钟”)驱动，例如该时钟可以由外部提供，并根据该时钟本文档来自技高网...

【技术保护点】
一种集成电路（ＩＣＴ），具有至少两个同样的、可以根据主时钟系统（ＨＣＳ）产生的时钟（ｃｌｋ）以微同步工作模式工作的主组件（ＨＫ１，ＨＫ２），和一个比较器装置（ＶＧＬ），来自主组件相互对应的输出（ｏｕ１，ｏｕ２）的信号提供给该装置以进行相互比较，如果这些信号之间一致性不足，比较器装置有一个比较器输出（ｖｇｓ）输出一个故障信号，其特征在于：至少一个同步设备（ＳＹＮ，ＥＳＹ），由主时钟系统产生的时钟（ｃｌｋ）驱动，将异步信号同步到该时钟（ｃｌｋ），同步设备有通过至少一个输入提供给它的异步输入信号（ｎｓｉ，ａｉｎ），并且同步设备有至少一个信号输出（ｓｓｏ）用于输出由异步输入信号获得的同步信号，该信号输出连接到主组件（ＨＫ１，ＨＫ２）的输入（ｅｉ１，ｅｉ２，ｉｙ１，ｉｙ２），所有主组件的同样输入分别由同一个信号输出提供。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M哈梅斯卢，K克劳泽，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]