数字信号处理设备制造技术

本发明专利技术涉及执行多个操作的数字信号处理设备，该设备包括多个功能单元（１０），其中每一个功能单元适合执行操作，和用于控制所述功能单元（１０）的控制装置，其中所述控制装置包括多个控制单元（１２）。其中至少一个控制单元（１２）与任何功能单元（１０）分别有效相关，为了控制其功能，以及每一个功能单元（１０）适合在与其相关的控制单元（１２）的控制下以自治方式执行操作，和／或其中设置有ＦＩＦ０（先进／先出）寄存器装置（１４）适合支持在所述功能单元中的数据流通信。另外，本发明专利技术涉及一种在数字信号处理设备中处理数字信号的方法，该设备包括多个功能单元（１０），其中每一个功能单元（１０）适合执行操作，并且所述功能单元（１０）受多个控制单元（１２）控制，其中至少一个控制单元（１２）分别与任何功能单元有效相关，从而每一个功能单元（１０）能够以自治方式在与之相关的控制单元的控制下执行操作，和／或其中ＦＩＦ０（先进／先出）寄存器装置（１４）支持在所述功能单元（１０）中的数据流通信。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及执行多个操作的数字信号处理设备，该设备包括多个功能单元，其中每一个功能单元适合执行操作；和控制所述功能单元的控制装置。另外，本专利技术涉及在数字信号处理设备中处理数字信号的方法，该数字信号处理设备包括多个功能单元，其中每一个功能单元适合执行操作。通常在数字信号处理器(DSP)中实现这种设备和方法。为了提高它们的性能，该数字信号处理器包含若干通常运行在小循环中的处理单元。存在二种常规的解决方案，即设置(1)VLIW处理器，该处理器包括若干功能单元和一个中央控制，以及(2)带有协处理器的中央处理器，这些协处理器中的每一个自发进行固定功能。EP 0 403 729 A2公开了一种数字信号处理设备，该设备包括二个或更多的与至少一个指令存储器相关的地址寄存器、数据存储器或系数存储器、和二个或更多的与计算块(computing block)相关的数据寄存器。这些二个或更多的寄存器在由计算块同时处理的不同作业之间被负载循环(duty circle)切换以便能够在作业的单芯片上进行有效处理，可以采用不同的处理速度处理这些作业，如适合高速或者低速处理的作业。在美国加州，Los Alamitons 2000年出版的“第六届异步电路与系统高级研究讨论会的会议录”第176-186页的会议论文(“proceedings Sixth International Symposium on AdvancedResearch in Asynchronous Circuits and System(ASYNC200)”(Cat.No PR00586)，published 2000 in Los Alamitos，CA，USA)中，Brackenbury描述了一种用于低功率异步数字信号处理器的结构，该处理器准备用于GSM(数字蜂窝电话)芯片组的目标应用。该结构的关键部分是一个指令缓冲器，该缓冲器既可以提供预取指令的存储又可以进行硬件循环。这需要低的等待时间和合理快的循环时间，但是还必须适合低功率运行。在该论文中，提出了一种基于字片(word-slice)FIFO(先入先出)结构。这避免了与微线性流水线FIFO关联的输入等待和功率消耗，并且这种结构反应性容易地导致其本身所需的循环特性。该指令缓冲器的循环时间比微流水线FIFO大约慢三倍。但是，该指令缓冲器显示出每次操作的能量为微流水线结构(低得多的能力)的能量的48％-62％之间。空FIFO的输入至输出的等待比微流水线设计低10倍。US 5,655,090 A公开了一种外部控制的数字信号处理器，该数字信号处理器设有进行异步操作并且独立于系统环境的输入/输出FIFO。该系统结构包括连接于第一FIFO缓冲器数据输出与第二FIFO缓冲器数据输出之间的数字信号处理装置、控制数字信号处理装置的控制装置，该装置对第一FIFO缓冲器和第二FIFO缓冲器中存有或者没有数据和所接收的来自控制信号源的控制信号起作用。数据的吞吐异步进行并且独立于系统环境，其包括以下步骤在第一FIFO缓冲器的输入端接收数据、将该数据传送给数字信号处理器、对数据进行处理、然后将处理过的数据传送给第二FIFO缓冲器以备当数据接收机准备好接收数据时输出。在5,515,329 A中，示出了一个存储器系统，该系统通过其中包含有数字信号处理器和附属的动态随机存取存储器显示出处理数据的能力。数字信号处理器提供在空闲时有效的数据处理而附属的动态随机存取存储器阵列提供附加的缓存能力。将输入和输出FIFO连接到数字信号处理器的数据和地址总线。利用串行通信链接通过主处理器将数字信号处理器控制连接到该数字信号处理器。US 5,845,093 A公开了一种在集成电路上的数字信号处理器，该处理器采用多端口数据流结构，该结构的特征在于有四个端口即一个获取端口、二个数据端口、和一个系数端口。所有四个端口均可以是双向的，从而可以通过DSP系统从相应端口读出和向相应端口写入数据。该结构允许一种数据流管理模式，其中数据通过获取端口或者任何数据端口之一输入处理器。当处理数据时，它可以在数据端口之间，或者数据端口与获取端口之间往复转换(ping pong)。在DSP算法结束时，可以通过获取端口或者数据端口提供输出数据以满足具体应用的需要。系数端口通常用于为DSP算法提供系数或旋转因子。将每一个数据端口附加到专用独立数据存储器。这为多通道算法提供了优化。SUN公司开发了一种被称为“MAJC”的多线程处理器，该处理器允许同时执行多线程。在该处理器中，每一个功能单元接收相对于一个或多个线程的指令并且按顺序执行。通过单个控制强制这些功能单元同时执行相对于相同线程的指令。因为线程以队列交替方式执行所以不存在自治任务。但是，MAJC处理器不是用于上述的处理而是用于网络处理。附图说明图1示出了一个计算矢量积的数字信号处理器(DSP)循环的实例，该矢量积很好地代表一大类DSP算法(例如FIR过滤)。图1a示出了可以编成普通DSP核心的普通汇编代码的原始C代码，图1b示出了该汇编代码。图2a示出了一个标准DSP核心。执行上述代码的最简单的标准DSP核心是一种序列机(有时称之为标量处理器)，该序列机一次读一个指令，然后以流水线的方式执行该指令。通过单控制点确定指令流-获取单元2(对照图2a)-其确定从存储器6获取哪一个指令并发布在处理单元4中的执行。现代DSP核心借助于同时执行多指令试图打破这种队列方法。因为有些队列指令既不共源也不进行数据交换，即是独立的，因此这是可行的。最广泛采用的方法是基于非常大的指令字(VLIW)结构。在这种情况下，将这种指令组成束(bundle)。同时从存储器中取出一束，然后同步执行相同束中的指令，即，同时发布、解码和执行。图2b示出VLIW DSP核心方框图的一个实例。从图2b可以注意到获取单元2提出控制点，该控制点对以与图2a的简单DSP核心相同方式的指令流负责。图1所示的VLIW DSP的计算的矢量积会看起来象图3给出的代码。由逗号分隔开的指令组成束，而束本身由分号分隔开。即使束的数目少于原始代码中的指令数目(对照图1b与图3)，但是基本指令的数目增加了；实际上，不可能总能找到填充束的独立指令，因此需要所谓的“非操作”(nop)指令。本专利技术的一个目标是进一步提高性能，特别是获得数字信号处理设备和方法，该方法将VLIW的灵活性与由设置协处理器提供的粗粒度并行性相结合。为了获得上述目标以及其它目标，根据本专利技术的第一方面提供了一个数字信号处理设备以同时执行多个操作，该装置包括多个功能单元，其中每一个功能单元适合执行操作；以及一个控制所述功能单元的控制装置，其特征在于所述控制装置包括多个控制单元，其中至少一个控制单元与任何功能单元分别有效关联，用于控制其功能，并且每一个功能单元适合在与之相关的控制单元的控制下以自治方式执行操作。根据本专利技术的第二方面，还提供一种用于在数字信号设备中处理数字信号的方法，该数字设备包括多个功能单元，其中每一个功能单元适合执行操作，其特征在于所述功能单元受多个控制单元控制，其中至少一个控制单元与任何功能单元分别有效相关，从而每一个功能单元能够在与之相关的控制单元的控制下以自治方式执行操作。因此，每一个功能单元有本文档来自技高网...

【技术保护点】
用于执行多个操作的数字信号处理设备，该设备包括： 多个功能单元（１０），其中每一个功能单元适合执行操作，和 用于控制所述功能单元（１０）的控制装置， 其特征在于：所述控制装置包括多个控制单元（１２），其中至少一个控制单元（１２）与任何功能单元（１０）分别有效相关，为了控制其功能，以及每一个功能单元（１０）适合在与其相关的控制单元（１２）的控制下以自治方式执行操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：F佩斯索拉诺，JLW科斯塞斯，AMG皮特斯，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]