一种功率器件模块及其制作方法技术

本发明专利技术提供了一种功率器件模块及其制作方法，包括：第一半导体掺杂层；位于第一半导体掺杂层一侧的第二半导体掺杂层；位于第二半导体掺杂层背离第一半导体掺杂层一侧表面的衬底和第一阳极；位于第一半导体掺杂层另一侧的第三半导体掺杂层、阴极和绝缘介质层；位于第三半导体掺杂层表面的第二阳极；其中，第一阳极、第三半导体掺杂层、第一半导体掺杂层和阴极构成第一个二极管，第二阳极、第二半导体掺杂层、第一半导体掺杂层和阴极构成第二个二极管，第一个二极管和第二个二极管并联，从而在不扩展晶圆面积的情况下，通过在衬底另一侧制造第二个二极管的方式，实现了两个二极管的级联，提高了功率器件模块的集成度，降低了功率器件模块的成本。器件模块的成本。器件模块的成本。

【技术实现步骤摘要】
一种功率器件模块及其制作方法


[0001]本专利技术涉及半导体
，更具体地说，涉及一种功率器件模块及其制作方法。

技术介绍

[0002]作为第三代半导体材料，氮化镓(GaN)具有禁带宽度大、饱和电子漂移速度高、临界击穿电场强和热导率高等优点，在高压、高频、大功率等极端工作环境中具有巨大的应用潜力，因而，在制作高性能功率半导体器件方面，尤其在制作高速、低功耗、中低压工作的电力电子器件方面，具有明显的潜在优势。但是，现有的GaN基功率器件的制作成本仍较高，不利于器件的大规模应用。

技术实现思路

[0003]有鉴于此，本专利技术提供了一种功率器件及其制作方法，以降低功率器件的制作成本。
[0004]为实现上述目的，本专利技术提供如下技术方案：
[0005]一种功率器件模块，包括：
[0006]第一半导体掺杂层；
[0007]位于所述第一半导体掺杂层一侧表面的第二半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
[0008]位于所述第二半导体掺杂层背离所述第一半导体掺杂层一侧表面的衬底和第一阳极；
[0009]位于所述第一半导体掺杂层另一侧表面的第三半导体掺杂层、阴极和绝缘介质层，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述绝缘介质层至少位于所述阴极与所述第三半导体掺杂层之间；
[0010]位于所述第三半导体掺杂层表面的第二阳极，在垂直于所述衬底的方向上，所述第二阳极的投影与所述阴极的投影至少部分交叠；
[0011]其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
[0012]可选地，所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧具有工作区和终端区，所述终端区围绕所述工作区设置，所述第二阳极覆盖所述工作区和所述终端区的部分区域。
[0013]可选地，至少部分绝缘介质层围绕所述第三半导体掺杂层和所述第二阳极设置，所述阴极围绕所述至少部分绝缘介质层设置。
[0014]可选地，还包括位于所述阴极表面的引出电极层。
[0015]可选地，所述第一半导体掺杂层、所述第二半导体掺杂层和所述第三半导体掺杂层都为N型氮化镓层。
[0016]可选地，所述第二半导体掺杂层的掺杂浓度的数量级为1E15cm
‑3，所述第一半导体掺杂层的掺杂浓度的数量级为1E19cm
‑3，所述第三半导体掺杂层的掺杂浓度的数量级为1E15cm
‑3；所述第二半导体掺杂层的厚度为5μm～10μm，所述第一半导体掺杂层的厚度为1μm～6μm，所述第三半导体掺杂层的厚度为5μm～10μm。
[0017]可选地，所述阴极包括Ti/Al/Ni/Au、Ti/Ni/Ti/Au、Ti/Al/Pt/Au、Ti/Al/Mo/Au或Ti/Al/Ti；
[0018]所述第一阳极或所述第二阳极包括Ni/Au、Pt/Ti/Au、Al/Ni/Au或TiN。
[0019]一种功率器件模块的制作方法，应用于如上任一项所述的功率器件模块，包括：
[0020]提供外延结构，所述外延结构包括衬底，位于所述衬底一侧表面的第二半导体掺杂层、第一半导体掺杂层和第三半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；
[0021]对第三半导体掺杂层的部分区域进行刻蚀，以暴露出第一半导体掺杂层；
[0022]在暴露出的所述第一半导体掺杂层表面形成阴极；
[0023]在所述第三半导体掺杂层表面形成第二阳极，至少在所述第三半导体掺杂层和所述阴极之间形成绝缘介质层；
[0024]对衬底的部分区域进行刻蚀，以暴露出第二半导体掺杂层；
[0025]在暴露出的所述第二半导体掺杂层表面形成第一阳极；
[0026]其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。
[0027]可选地，对第三半导体掺杂层的部分区域进行刻蚀之前，还包括：
[0028]在所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧进行离子注入形成终端区。
[0029]可选地，在形成第二阳极之后，还包括：
[0030]在所述阴极表面形成引出电极层。
[0031]与现有技术相比，本专利技术所提供的技术方案具有以下优点：
[0032]本专利技术所提供的功率器件模块及其制作方法，第一半导体掺杂层的一侧表面具有第二半导体掺杂层、衬底和第一阳极，第一半导体掺杂层的另一侧表面具有第三半导体掺杂层、阴极、绝缘介质层和第二阳极，其中，第一阳极、第三半导体掺杂层、第一半导体掺杂层和阴极构成第一个二极管，第二阳极，第二半导体掺杂层、第一半导体掺杂层和阴极构成第二个二极管，第一个二极管和第二个二极管并联，从而可以在不扩展晶圆面积的情况下，通过在衬底另一侧制造第二个二极管的方式，实现了两个二极管的级联，从而能够增加晶圆的有效面积，更有利于功率器件的集成，提高了功率器件模块的集成度，减小了功率器件模块的尺寸，降低了功率器件模块的制造成本。并且，由于两个二极管之间的导通距离较短，因此，本专利技术中的功率器件具有较低的寄生参数和较高的电流通过能力，使得功率器件的性能更优异。
附图说明
[0033]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0034]图1为本专利技术一个实施例提供的功率器件的剖面结构示意图；
[0035]图2为本专利技术一个实施例提供的功率器件中两个二极管的等效电路图；
[0036]图3为本专利技术另一个实施例提供的功率器件的剖面结构示意图；
[0037]图4为本专利技术一个实施例提供的工作区和终端区的俯视结构示意图；
[0038]图5为本专利技术一个实施例提供的第二阳极与工作区和终端区的俯视结构示意图；
[0039]图6为本专利技术一个实施例提供的第二阳极、阴极和绝缘介质层的俯视结构示意图；
[0040]图7为本专利技术另一个实施例提供的功率器件的剖面结构示意图；
[0041]图8为本专利技术一个实施例提供的功率器件的制作方法的流程图；
[0042]图9至图17为本专利技术一个实施例提供的功率器件的制作流程中各个剖面结构示意图。
具体实施方式
[0043]以上是本专利技术的核心思想，为使本专利技术的上述目的、特征和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率器件模块，其特征在于，包括：第一半导体掺杂层；位于所述第一半导体掺杂层一侧表面的第二半导体掺杂层，所述第二半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度；位于所述第二半导体掺杂层背离所述第一半导体掺杂层一侧表面的衬底和第一阳极；位于所述第一半导体掺杂层另一侧表面的第三半导体掺杂层、阴极和绝缘介质层，所述第三半导体掺杂层的掺杂浓度小于所述第一半导体掺杂层的掺杂浓度，所述绝缘介质层至少位于所述阴极与所述第三半导体掺杂层之间；位于所述第三半导体掺杂层表面的第二阳极；其中，所述第一阳极、所述第三半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第一个二极管，所述第二阳极、所述第二半导体掺杂层、所述第一半导体掺杂层和所述阴极构成第二个二极管，所述第一个二极管和所述第二个二极管并联。2.根据权利要求1所述的功率器件模块，其特征在于，所述第三半导体掺杂层背离所述第一半导体掺杂层的一侧具有工作区和终端区，所述终端区围绕所述工作区设置，所述第二阳极覆盖所述工作区和所述终端区的部分区域。3.根据权利要求1所述的功率器件模块，其特征在于，至少部分绝缘介质层围绕所述第三半导体掺杂层和所述第二阳极设置，所述阴极围绕所述至少部分绝缘介质层设置。4.根据权利要求1所述的功率器件模块，其特征在于，还包括位于所述阴极表面的引出电极层。5.根据权利要求1所述的功率器件模块，其特征在于，所述第一半导体掺杂层、所述第二半导体掺杂层和所述第三半导体掺杂层都为N型氮化镓层。6.根据权利要求5所述的功率器件模块，其特征在于，所述第二半导体掺杂层的掺杂浓度的数量级为1E15cm
‑3，所述第一半导体掺杂层的掺杂浓度的数量级为1E19cm
‑3，所述第三半导体掺杂层的掺杂浓度的数量级为1E15cm
‑3；所述第二半导体...

【专利技术属性】
技术研发人员：赵媛媛，郑英奎，康玄武，孙跃，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：