【技术实现步骤摘要】
一种可异步置数的可逆单边沿JK触发器
[0001]本专利技术涉及一种可逆逻辑电路，尤其是涉及一种可异步置数的可逆单边沿JK触发器，其利用NOT可逆逻辑门、Feynman可逆逻辑门和Fredkin可逆逻辑门构成。
技术介绍
[0002]如何降低电路功耗是目前集成电路设计中的一个重点问题。在传统的不可逆逻辑电路中，信息位数据丢失是引起电路功耗的主要原因，因此，能够避免信息位数据丢失的可逆逻辑电路设计已成为低功耗设计的一种途径。同时，可逆逻辑电路也是量子计算和量子信息技术研究的重要组成部分。
[0003]可逆逻辑电路包括可逆组合逻辑电路和可逆时序逻辑电路。在可逆时序逻辑电路中，置数信号的重要性仅次于时钟信号，异步置数最基本的目的就是使电路进入一个能稳定操作的确定状态。可逆触发器是构成可逆时序逻辑电路的一个基本器件，如何对可逆时序逻辑电路进行初始化是可逆时序逻辑电路设计过程中必须面对的环节，可逆时序逻辑电路的初始化一般可以通过对可逆触发器的初始化实现。
[0004]可逆触发器可以利用NOT可逆逻辑门、Feynman可逆逻辑门和Fredkin可逆逻辑门实现。图1为NOT可逆逻辑门的电路结构示意图。NOT可逆逻辑门有1个输入端，记为I
v
；NOT可逆逻辑门有1个输出端，记为O
v
。假设输入至输入端I
v
的输入值为W，则输出端的输出值为图2为Feynman可逆逻辑门的电路结构示意图。Feynman可逆逻辑门有2个输入端，分别为控制输入端和目标输入端，对应记为I<...
【技术保护点】
【技术特征摘要】
1.一种可异步置数的可逆单边沿JK触发器，其特征在于该可逆单边沿JK触发器由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成，将NOT可逆逻辑门记为t0，将2个Feynman可逆逻辑门分别记为t1和t2，将t1和t2各自的控制输入端作为第一输入端，将t1和t2各自的目标输入端作为第二输入端，将t1和t2各自的控制输出端作为第一输出端，将t1和t2各自的目标输出端作为第二输出端，在t1和t2各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”，将5个Fredkin可逆逻辑门分别记为f0、f1、f2、f3和f4，将f0、f1、f2、f3和f4各自的控制输入端作为第一输入端，将f0、f1、f2、f3和f4各自的第一目标输入端作为第二输入端，将f0、f1、f2、f3和f4各自的第二目标输入端作为第三输入端，将f0、f1、f2、f3和f4各自的控制输出端作为第一输出端，将f0、f1、f2、f3和f4各自的第一目标输出端作为第二输出端，将f0、f1、f2、f3和f4各自的第二目标输出端作为第三输出端，在f0、f1、f2、f3和f4各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；该可逆单边沿JK触发器具有异步置数使能信号输入端M、时钟信号输入端C、第一数据输入端I1、第二数据输入端I2、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、2个用于输出时钟信号或逻辑低电平信号的信号输出端O1和O2；在该可逆单边沿JK触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q
n
表示触发器次态；在该可逆单边沿JK触发器中，f0的第一输入端与t1的第二输出端连接，f0的第二输入端与第一数据输入端I1连接，f0的第三输入端与t0的输出端连接，f0的第一输出端与f2的第二输入端连接，f0的第二输出端与f3的第二输入端连接，触发器次态Q
n
在f0的第二输出端和f3的第二输入端上，f0的第三输出端与第二垃圾位输出端g2连接，f1的第一输入端与f4的第一输出端连接，f1的第二输入端与第一逻辑低电平输入端L1连接，f1的第三输入端与时钟信号输入端C连接，f1的第一输出端与异步置数使能信号输出端M'连接，f1的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O1连接，f1的第三输出端与f3的第一输入端连接，f2的第一输入端与f3的第一输出端连接，f2的第三输入端与t2的第一输出端连接，f2的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输...
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