用于并行执行多个任务的方法技术

这种并行电子架构包括连接到一条通信总线的多个处理器单元（１ａ、１ｂ、…、１ｎ），每个单元都适于自动执行一个或多个预先定义的任务。对每个处理器单元进行配置，使得它的每个任务都关联到一个头部，每个处理器单元都适于使用以下协议与其它处理器单元进行通信：在总线上发送一条消息，包括指明一项功能的一个头部，并且可能包括由一个或多个字组成的帧，每个处理器单元都适于对总线上的每个头部进行解码，作为所述头部数值的一种功能，或者忽略总线上的信息，或者执行与所述消息的头部相关联的任务。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及并行(多处理器和多任务)电子架构。该架构包括多个处理器单元，它们连接到一条通信总线并且使用一种新的协议相互通信。
技术介绍
在本文中，术语“处理器单元”是指适于自动执行一个或多个截然不同任务的任何机器。它可以是一个硬连线处理器单元。优选情况下，它是一个可编程的处理器单元，包括一个编程为自动执行一个或多个截然不同任务的处理器(微处理器、微控制器等)。该处理器单元可以是可编程的机器，比如微型计算机、一台机器的外围设备、底板母卡上安装的子卡等。这里并未列出全部内容。目前，在包括由通信总线相互连接之多个处理器单元的电子架构中，在总线上由每个处理器单元特定的一个物理地址来识别该处理单元。现有的通信协议使得一个第一处理器单元(后文中称作发送者单元)能够与一个第二处理器单元(后文中称作目标单元)进行通信。所以，当发送者单元向目标单元发送一条消息时，例如触发由目标单元执行一个预先定义的任务，发送者单元就在总线上发送目标单元的地址。每个处理器单元都能够对总线上发送的地址进行解码，并且如果一个目标单元识别了它自己的地址，它就把相关联的消息加载到本机的存储器，并且执行它编程的任务。目标单元和发送者单元的地址和数据总线通常具有类似的固定宽度。利用现有的架构和以上类型的通信协议，难以产生一个多任务系统，其中多个处理器单元并行执行同一任务(或功能)，因为处理器单元的这种并行工作需要处理器单元寻址的复杂管理。
技术实现思路
本专利技术旨在提出一种新的并行架构，它减弱了这种缺点并且它也是模块化的设计，易于通过增加一个新的处理器单元或者更换或去除一个处理器单元来进行修改。实现以上的目标，是通过本专利技术的并行架构，本领域的技术人员已经知晓，它包括一种并行电子架构，包括连接到一条通信总线的多个处理器单元，每个单元都适于自动执行一项或多项预先定义的任务。以一种新颖的方式——它是本专利技术的特征——对每个处理器单元进行配置，使得它的每个任务都关联到一个头部，每个处理器单元都设计为使用以下协议与其它处理器单元进行通信在总线上发送一条消息，包括指明一项功能的一个头部，并且可能包括由一个或多个字组成的帧，每个处理器单元都适于对总线上的每个头部进行解码，作为所述头部数值的一种功能，或者忽略总线上的信息，或者执行与所述消息的头部相关联的任务。所以，本专利技术之架构的操作是基于一种新的原理在通信总线上发送一项功能的地址，而不是指定目标处理器单元的地址。因此，按照本专利技术，指明一项功能的头部，会激活所有连接着的、能识别该功能的处理器单元，所以这些处理器单元并行地执行与该功能相关联的任务。附图简要说明阅读了以下对本专利技术一个优选实施例的说明之后，本专利技术的其它特性和优点将会变得更加显而易见。该实施例作为非限制性的实例而给出，并且参考了若干附图，其中附图说明图1是本专利技术的一个多主/多从架构实例的一般框图，有多个处理器单元连接到一条16位(D0-D15)并行总线α， 图2是一个处理器单元的一个FIFO存储器和一个确认存储器的详细电路图，图3是一个主处理器单元向总线α写一个头部所涉及的主信号的时序图，图4是一个主处理器单元向总线α写一帧的一个字所涉及的主信号的时序图，图5是一个从处理器单元读取总线α上出现的一个有效头部所涉及的主信号的时序图，图6是一个主信号的时序图，所述主信号在从处理器单元收到一个有效头部后在该从处理器单元中工作，并且在向总线α写一个字帧的主处理器单元中涉及，以及图7是一个主信号的时序图，所述主信号在从处理器单元收到一个无效头部后在该从处理器单元中工作，并且在向总线α写一个字帧的主处理器单元中涉及。具体实施例方式参考图1的一般框图，本专利技术的一个架构包括多个处理器单元1a、1b、…、1n，它们连接到一条并行数据总线α。图1的架构便于看作一种多主/多从架构。如果处理器单元1a、1b、…、1n中的某一个希望在总线α上发送一条消息，它就控制该总线并变为主单元，其它单元就变为从单元。它的消息发送到总线上之后，主处理器单元释放总线，使得另一个处理器单元能够控制总线α以便发送消息。这种操作模式隐含着使用以写模式来判断对总线访问的装置，判优装置在其输入端从每个处理器单元接收请求以写模式访问总线的信号，并在其输出端发送信号，授权每个处理器单元以写模式访问总线。判优装置对于本领域的技术人员是众所周知的，因为这个原因它们并没有在图1中显示，并且在本文中不再进一步介绍。本专利技术不限于多主/多从类型的架构，例如仅有一个主处理器单元能够在总线上写，而其它处理器单元永远是从单元，只能读取总线的架构，同样可以很好地使用本专利技术。主要术语的定义总线α总线α是一条数据总线，包括q条并行的导电体，其中q是一个大于等于1的整数。在图1和图2所示的实例中，总线α是一条16位的总线，包括16条并行的导电体(D0-D15)。粒度原子(AG)粒度原子(AG)对应于处理器单元能够在总线α上通信的最小宽度(同样参见下面对术语“颜色”给出的定义)。由于总线α通常包括q条并行的导电体，其中q是一个大于等于1的整数，q＝AG.2p。AG的数值必须是2的幂。处理器单元的颜色处理器单元的“颜色”定义为其数据总线的宽度(以位数表示)。在图1的实例中，处理器单元1a是一台16位机(数据总线D0-D15)，处理器单元1b是一台4位机(数据总线D0-D3)，依此类推，直到处理器单元1n，它是一台8位机(数据总线D0-D7)。后文中，处理器单元的“颜色”表示为A、B、C、D等，按照以下的惯例仅能够以一个AG进行通信的处理器单元是颜色A，最大能够以两个AG进行通信的处理器单元是颜色B，最大能够以四个AG进行通信的处理器单元是颜色C，最大能够以八个AG进行通信的处理器单元是颜色D，依此类推。字一个字对应于总线α上任何指定时刻的一个数值。一个字的最大尺寸受限于总线α中并行导体的条数。消息一条消息对应于一个处理器单元在总线α上依次写入的一系列的字。一条消息包括一个首字，它组成一个头部(功能键)，随后是一帧，以所使用的串行格式包括一个或多个连续的字。串行格式(FS)串行格式定义了组成总线上传送之消息的所有字。在总线α上能够使用非常不同的串行格式，它们都必须具有一个共同的特性一条消息的首字是一个头部。下面给出标准串行格式的一个实例，它不限于本专利技术的使用 按照功能(如头部的编码)的不同，从以上的标准格式能够得出其它的串行格式，带有传输监视的最简单的串行格式为头部/标志。在可以设想的一个更简单的实施例(不检验传输数据的完整性)中，一条消息可以仅仅包括一个头部。并行格式(FP)处理器单元的每种颜色(A、B、C、D等)，与总线α上传送之消息的具体格式相关联。下面的表中给出了并行格式(FP)编码的一个实例 XXXX表示，AG可以取任何可用的数值。一个0表示该AG的所有导体都处于0。每种FP的形式FP-A总线上第一个AG的导体用于随后组成该消息帧的所有其它的字。因此对连接到总线并且具有所需功能的所有处理器单元寻址，因为根据定义即使最小的处理器单元也能够以一个AG进行通信。FP-B总线上前两个AG的导体用于随后组成该消息帧的所有其它的字。根据定义，这就排除了不能访问总线的处理器单元，因为它们无论如何都不能对第二个AG本文档来自技高网...

【技术保护点】
一种并行电子架构，包括连接到一条通信总线的多个处理器单元（１ａ、１ｂ、…、１ｎ），每个单元都适于自动执行一个或多个预先定义的任务，该架构的特征在于，对每个处理器单元进行配置，使得它的每个任务都关联到一个头部，每个处理器单元都适于使用以下协议与其它处理器单元进行通信：在总线上发送一条消息，包括指明一项功能的一个头部，并且可能包括由一个或多个字组成的帧，每个处理器单元都适于对总线上的每个头部进行解码，作为所述头部数值的一种功能，或者忽略总线上的信息，或者执行与所述消息的头部相关联的任务。

【技术特征摘要】
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【专利技术属性】
技术研发人员：埃尔万拉瓦雷斯，劳伦特特雷梅尔，
申请(专利权)人：瓦尼有限公司，
类型：发明
国别省市：FR[法国]