采用双乘法累加(MAC)处理机和双乘法累加(MAC)协同处理机的数字信号处理机制造技术

本发明专利技术是数字信号处理机结构，其设计可加速频繁使用的信号处理的计算，如ＦＩＲ滤波器、相关性、ＦＦＴ和ＤＦＴ等。此结构使用耦合的双ＭＡＣ结构（ＭＡＣ１）（ＭＡＣ２），并在此结构中以一种独特的方法附加使用双ＭＡＣ协同处理机（ＭＡＣ３）（ＭＡＣ４），以便取得处理能力的大大提高。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术
技术介绍
领域本专利技术涉及数字信号处理机，特别是有关乘法累加(MAC)单元。
技术介绍
数字信号处理机(DSP)是专用型微处理机，它专门适用于快速执行数学计算。DSP应用范围很广，包括小型碟片播放机，PC机碟片驱动器，电信用的调制解调器组和蜂窝式电话。在蜂窝式电话应用中，对DSP计算能力的要求不断增加，这是由于应用的要求不断增加而产生的，如GPS定位、话音识别、低比特率语言和音频编码、图像和视频处理以及3G蜂窝式调制解调器处理等。为了满足这些处理要求，就必须改进数字信号处理机结构，才能更有效地进行计算处理。在这些领域中已做了相当多的工作。申请人Sih也是申请下列美国专利的申请人“使用耦合乘法累加单元的信号处理机”与本申请同时提交；“数字信号处理机中的多路总线结构”，序号09/044,087，1998年3月18日提交；“具有多路存取寄存器的数字信号处理机”，序号09/044,088，1998年3月18日提交；“存贮器有效指令的存贮”，序号09/044,089，1988年3月18日提交；“控制数字信号处理机的高度平行的可变长度指令”，序号09/044,104，1998年3月18日提交；“可变长度指令解码器”，序号09/044,086，1998年3月18日提交；和“采用可移位乘法累加单元的数字信号处理机”，序号09/044,108，1998年3月18日提交。这些申请书的揭示内容在结合于此，作为参考。
技术实现思路
本专利技术是数字信号处理机结构，其设计可加速频繁使用的信号处理的计算，如FIR滤波器，相关性，FFT和DFT等。此结构使用耦合的双MAC结构，并在此结构中以一种独特的方法附设双MAC协同处理机，以便大大提高处理能力。附图简述附图说明图1是新结构的框图。图2示出本专利技术的第一种配置，在FIR滤波器和相关性模式中。图3是FIR滤波器和相关性加速度模式的逻辑图。图4示出另一种配置，单周复数乘法模式。图5示出又一种配置，单周复数乘法累加模式。较佳实施例的详细描述图1是新结构框图。在本专利技术范围较窄的实施例中，电子电路包括具有第1至第3输入(PI1-PI3)和第1至第6输出(PO1-PO6)的寄存器堆(100)。第1移位器(102)接收寄存器堆的第1输出(PO1)，第1乘法器(104)接收寄存器堆的第2和第3输出，第2乘法器(106)接收寄存器堆的第4(PO4)和第5(PO5)输出。第2移位器(108)接收第1乘法器(104)的输出，第3移位器(110)接收第2乘法器(106)的输出。循环的多路复用器(112)接收第1移位器(102)的输出，第1加法器(114)在第1输入端接收第2移位器(108)的输出。第1多路复用器(116)接收第3移位器(110)的输出或零位，并将输出加至第1加法器(114)的第2输入。第2加法器(118)接收循环的多路复用器(112)和第1加法器(114)的输出，第2加法器(118)的输出反馈至寄存器堆的第1输入(PI1)。第3加法器(120)接收第3移位器(110)的输出和第6寄存器输出(PO6)，第3加法器(120)的输出反馈至寄存器堆的第2输入(PI2)。第1输入存贮元件(122)接收寄存器堆的第3输出(PO3)。第2多路复用器接收第1输入存贮元件(122)的输出和寄存器堆的第3输出(PO3)，第3多路复用器(126)接收寄存器堆的第2(PO2)和第5(PO5)输出。第3乘法器(128)接收第2(124)和第3(126)多路复用器的输出，第4移位器(130)接收第3乘法器(128)的输出。第4加法器(132)在第1输入端接收第4移位器(130)的输出，第1输出存贮元件(134)接收第4加法器(132)的输出。第1输出存贮元件(134)的输出加至第4加法器(132)的第2输入。第4多路复用器(136)接收第1输入存贮元件(122)的输出和寄存器堆的第4输出(PO4)，第2输入存贮元件(138)接收第4多路复用器(136)的输出。第5多路复用器(140)接收第2输入存贮元件(138)的输出和寄存器堆的第4输出(PO4)，第4乘法器(142)接收第5多路复用器(140)的输出和寄存器堆的第2输出(PO2)。第5移位器接收第4乘法器(142)的输出，第5加法器(146)在第1输入端接收第5移位器(144)的输出。第2输出存贮元件(148)接收第5加法器(146)的输出。第2输出存贮元件(148)的输出加至第6多路复用器(150)的第1输入。第6多路复用器在第2输入端接收第4移位器(130)的输出，第6多路复用器(150)的输出加至第5加法器(146)的第2输入。第5加法器(146)的输出也反馈至寄存器堆的第3输入(PI3)。多路复用器是外部控制的。本专利技术在其范围最广的实施例中也不需要所有的上述元件。事实上电子电路只要包括至少一个输入和至少四个输出(PO2-PO5)的寄存器堆(100)就足够了；电子电路还包括每个乘法器至少具有2个输入的第1(104)，第2(106)，第3(128)和第4(142)乘法器；电子电路还包括每个加法器都具有相应乘法器的输出作为第1输入的第1(118)，第2(120)，第3(132)和第4(146)加法器(注意，这些第1至第4加法器是更详细装置的第2至第5加法器)；电子电路还包括使寄存器堆的输出与至少一些乘法器的输入相联系的装置(124)，(126)，(136)，(140)，以及使至少一些加法器的另一输入与另外乘法器的输出，或与寄存器堆的输出相联系的装置(112)，(116)，(150)。本专利技术其特征在于使乘法器、加法器和寄存器堆在单时钟周期内一起运作。最好寄存器堆对乘法器的输出数目为4。最好是电子电路还包括至少一个输入存贮元件(128)，(138)。输入存贮元件的输入接至寄存器堆的输出(PO3)，或接至另一输入存贮元件(122)的输出。输入存贮元件的输出接至乘法器(128)，(142)中至少一个的输入或接至另一输入存贮元件(138)的输入。乘法器、加法器、输入存贮元件和寄存器堆在单时钟周期内一起动作。虽然本专利技术只使用单只输入存贮元件工作，但是最好有多个输入存贮元件(122)，(138)。电子电路最好还包括至少一个输出存贮元件(134)，(148)，连接到加法器(132)，(146)中至少一个的输出。乘法器、加法器、输出存贮元件和寄存器堆在单时钟周期内一起运作。最好1个输出存贮元件或2个输出存贮元件(134)，(148)外接至寄存器堆(100)。如上所述，图1是新结构的框图。核心结构包含由MAC单元MAC1和MAC2组成的耦合双MAC结构。MAC1从寄存器堆的输出口PO2、PO3取出其乘法器操作数。乘法器(104)的输出传递给能使结果向左移位0、1、2或3位的移位器(108)。移位器(108)的输出传递给加法器(114)，此加法器从多路复用器MUX1(116)取出其另一个输入，此多路复用器具有零位和来自MAC2移位积的结果作为其输入。加法器(114)的输出传递给1个40位加法器(118)，然后，与取自寄存器堆输出口PO1的另一个40位操作数相加。40位加法器的输出通过输入口PI1存贮于寄存器堆中。MAC2从寄存器堆的输出口PO4、PO5取出乘法器操作数，将它们相本文档来自技高网...

【技术保护点】
一种电子电路，其特征在于，它包括：ａ．具有第１至第３输入和第１至第６输出的寄存器堆；ｂ．接收寄存器堆的第１输出的第１移位器；　ｃ．接收寄存器堆的第２和第３输出并具有１个输出的第１乘法器；ｄ．接收寄存器堆的第４和第 ５输出并具有１个输出的第２乘法器；ｅ．接收第１乘法器的输出并具有１个输出的第２移位器；ｆ．接收第２乘法器的输出并具有１个输出的第３移位器；ｇ．接收第１移位器的输出并具有１个输出的循环多路复用器；ｈ．在第１输入 端接收第２移位器的输出并具有１个输出的第１加法器；ｉ．接收零位或第３移位器的输出并将输出加至第１加法器的第２输入的第１外部控制多路复用器；ｊ．接收循环多路复用器和第１加法器的输出，并具有１个输出反馈至寄存器堆第１输入的第２加 法器；ｋ．接收第３移位器的输出和第６寄存器输出，并具有１个输出反馈至寄存器堆第２输出的第３加法器；ｌ．接收寄存器堆第３输出的第１输入存贮元件；ｍ．接收第１输入存贮元件的输出和寄存器堆的第３输出的第２外部控制多路复用器 ；ｎ．接收寄存器堆的第２和第５输出的第３外部控制多路复用器；ｏ．接收第２和第３外部控制多路复用器的输出的第３乘法器；ｐ．接收第３乘法器的输出的第４移位器；ｑ．在第１输入端接收第４移位器的输出的第４加法器； ｒ．接收第４加法器的输出的第１输出存贮元件，第１输出存贮元件的输出加至第４加法器的第２输入；ｓ．接收第１输入存贮元件的输出和寄存器堆的第４输出的第４外部控制多路复用器；ｔ．接收第４外部控制多路复用器的输出的第２输入存贮元 件；ｕ．接收第２输入存贮元件的输出和寄存器堆的第４输出的第５外部控制多路复用器；ｖ．接收第５外部控制多路复用器的输出和寄存器堆的第２输出的第４乘法器；ｗ．接收第４乘法器的输出的第５移位器；ｘ．在第１输入端接收 第５移位器的输出的第５加法器；ｙ．接收第５加法器的输出的第２输出存贮元件，第１输出存贮元件的输出加至第６外部控制多路复用器的第１输入，第６外部控制多路复用器在第２输入端接收第４移位器的输出，第６外部控制多路复用器的输出加至第５加法器 的第２输入。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：GC西，H库马尔，李维新，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]