在相关的多处理器中支持机会共享的方法和设备技术

一种处理器，包括：　　　　高速缓冲存储器，其从第一块中逐出第一脏高速缓存行；和　　　　耦合到所述高速缓冲存储器上和处理器间接口上的处理器间接口逻辑，该处理器间接口逻辑开始对耦合到所述处理器间接口上的第二处理器中的第一替代块的监听请求。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般地涉及微处理器系统，更具体地说，涉及能够在具有相关的高速缓存(coherent cache)的多处理器环境下运行的微处理器系统。
技术介绍
处理器可以使用高速缓存(cache)，以具有比需要直接从系统存储器访问全部数据时可能的速度更快的数据访问。从高速缓存进行读取可以比从系统存储器快得多。也可以写高速缓存，并延迟对系统存储器内相应数据的更新，直到处理器或其高速缓存方便的时候。当在多处理器环境下使用处理器高速缓存时，必须注意保证数据的各种副本(copy)相同，或至少保证任何改变都能得到跟踪和解释。数据的严格相等并非必要，甚至不是所期望的如上所述，有时高速缓存会包含修改后的数据，并且以后会更新系统存储器。类似地，几个处理器可以共享数据。如果一个处理器向其高速缓存中写入了数据的更新副本，那么它应当或者告知其它处理器它进行了这样的操作，以使它们将来不要信任它们的数据，或者它应当向其它处理器全都发送一个更新数据的副本。即使不能保证多个处理器的高速缓存中的数据的相同性(equality)，也保证这些数据的相关性(coherency)的各套规则称为高速缓存一致性方案。一种高速缓存一致性方案是使用回写式(write-back)高速缓存的方案。在回写式高速缓存中，一般通过写高速缓存，并把状态设置为已修改(Modified)或“M”状态，或者设置为已持有(Owned)或“O”状态，就可以修改高速缓存中的数据。所述的O状态可被认为是一种修改共享(modified-shared)状态，其允许修改后的共享数据保留在高速缓存中。包含O高速缓存行(cache line)的高速缓存负责以后更新存储器。可以把处于已修改或“M”状态，或者已持有或“O”状态的高速缓存行称作脏(dirty)高速缓存行。但是，存储器内数据的副本可以保持在非脏状态下，避免了立即把脏数据写入存储器的需求。相对于在修改了高速缓存内的数据后，立即把脏数据写入存储器的操作来说，这可以取得性能上的改善。通常，脏数据会在触发事件后被写入存储器。这些触发事件可以包括逐出所述的脏高速缓存行，而逐出的原因是因为另一个高速缓存行想要在高速缓存内部对应的块中取代它，或者是因为另一个处理器想要修改同一个高速缓存行。
技术实现思路
本专利技术公开了一种用于改善高速缓存性能的处理器、系统和方法。所述处理器包括从第一块中逐出第一脏高速缓存行的高速缓冲存储器；和耦合到所述高速缓冲存储器上和处理器间接口上的处理器间接口逻辑，该处理器间接口逻辑开始对耦合到所述处理器间接口上的第二处理器中的第一替代块的监听请求。在本专利技术的一个实施例中，所述监听请求在所述第一脏高速缓存行的写行请求之后。在本专利技术的一个实施例中，所述处理器间接口逻辑从所述第二处理器收到处理器间接口消息信号后，将向所述第二处理器发送所述第一脏高速缓存行。其中，当所述第一替代块处于无效状态或共享状态时可以发送所述处理器间接口消息信号。在本专利技术另一个实施例中，当所述处理器间接口逻辑从耦合到所述处理器间接口上的第三处理器接收到对用于第二脏高速缓存行的第二替代块的监听请求时，所述高速缓存将发出接受信号。其中，所述接受信号可以表示所述第二替代块处于无效状态或共享状态。在本实施例中，当所述处理器的后退信号输入保持为假时，所述第二替代块可以接收所述第二脏高速缓存行。本专利技术所提供的方法包括从第一处理器的第一高速缓存中逐出脏高速缓存行；向第二处理器发送对第一替代块的监听请求；如果第一替代块是可用的，则从所述第二处理器发送处理器间接口消息，该接口消息表示了所述第一替代块的可用性；以及从所述第一处理器向所述第二处理器的所述第一替代块发送所述第一脏高速缓存行。在本专利技术的一个实施例中，上述方法还可以包括从所述第二处理器发送接受信号以表示所述第二处理器可以接收所述第一脏高速缓存行；还包括接收所述第一脏高速缓存行；确定所述第一替代块是否处于无效状态；确定所述第一替代块是否处于共享状态；或者禁止第三处理器发送表示了第二替代块的可用性的处理器间接口消息。在本专利技术的一个实施例中，上述禁止所述第三处理器包括从所述第二处理器向所述第三处理器发送所述接受信号。其中，所述第三处理器可以在后退输入端接收所述接受信号。在一个实施例中，所述方法还可以包括禁止存储器控制器接受所述脏高速缓存行。其中，所述禁止所述存储器控制器可以包括从所述第二处理器向所述存储器控制器发送所述接受信号。其中，所述存储器控制器可以在后退输入端接收所述接受信号。本专利技术还提供了一种系统，包括处理器间接口；音频输入输出端，其通过接口耦合到所述处理器间接口上；第一处理器，包括要逐出脏高速缓存行的第一高速缓存，和耦合到所述第一高速缓存上和所述处理器间接口上的第一处理器间接口逻辑，所述第一处理器间接口逻辑对应所述脏高速缓存行开始沿着所述处理器间接口的监听请求；和第二处理器，包括具有第一替代块的第二高速缓存，和耦合到所述第二高速缓存上和所述处理器间接口上的第二处理器间接口逻辑，当第一替代块可用于接收所述脏高速缓存行时，所述第二处理器间接口逻辑响应所述监听请求。在本专利技术的一个实施例中，所述系统还可以包括第三处理器，该第三处理器包括具有第二替代块的第三高速缓存和耦合到所述第三高速缓存上和所述处理器间接口上的第三处理器间接口逻辑，当第二替代块可用于接收所述脏高速缓存行时，所述第三处理器间接口逻辑响应所述监听请求。在本实施例中，还可以当所述第一替代块可用时，所述第二处理器在接受信号上发送真值，并且其中，当在所述第三处理器的后退输入端上接收到所述接受信号上的所述真值时，所述第三处理器不表示它能够接收所述脏高速缓存行。在本专利技术的一个实施例中，所述系统还可以包括耦合到所述处理器间接口上的存储器控制器，该存储器控制器包括后退输入端以表示所述存储器控制器不能接收所述脏高速缓存行。在本实施例中，还可以当所述第一替代块可用时，所述第二处理器在接受信号上发送真值，并且其中，当接受信号上的所述真值正被输入所述存储器控制器的所述后退输入端时，所述存储器控制器不接收所述脏高速缓存行。附图说明在附图中以示例的方式，而不是以限制性的方式来图示本专利技术，附图中相似的标号代表类似的元件，其中图1是根据本专利技术一个实施例的多处理器系统的示意图；图2是根据本专利技术一个实施例的高速缓存的图，示出了把高速缓存结构分配为组、块和字段的方案；图3是根据本专利技术一个实施例，具有接受和后退信号线的处理器的示意图；图4是根据本专利技术一个实施例，采用接受和后退信号线的总线连接的多处理器系统的示意图；图5是根据本专利技术另一个实施例，采用接受和后退信号线的点对点连接多处理器系统的示意图。具体实施例方式以下描述将说明用于操作多处理器系统中的高速缓存的技术。在以下描述中，将阐述许多具体的细节，例如逻辑实施、软件模块分配、总线信令技术以及操作的细节，以对本专利技术有更彻底的了解。然而，本领域的技术人员应当意识到，无需这些具体的细节就可以实现本专利技术。在其它实例中，就不再详细地示出控制结构、门级电路和全部软件指令序列，以免分散了对本
技术实现思路
的注意力。在所包括的说明内容的帮助下，本领域的普通技术人员无需过多的试验就可以实施适当的功能特性。本专利技术以微处理器系统内的硬件的形式进行公开。然而，还可以本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：萨曼莎·J·埃迪里苏里亚，苏亚特·雅米尔，戴维·E·迈纳，R·弗兰克·奥布莱奈斯，史蒂文·J·图，汉格·T·源，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：