基于割集与顶点特征的门级电路划分方法技术

本发明专利技术提出了一种基于割集与顶点特征的门级电路划分方法，包括：步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。与现有技术相比，本发明专利技术能够减少划分后各个子集之间连接线的数量，并使各子集包含的门电路数量相对平衡，提升了门级电路并行仿真的速度。

【技术实现步骤摘要】
基于割集与顶点特征的门级电路划分方法
本专利技术涉及门级电路仿真的电路划分，特别是一种基于割集与顶点特征的门级电路划分方法。
技术介绍
门级仿真(Gate-LevelSimulation)是电子设计自动化(Electronicdesignautomation，EDA)中重要的验证过程。随着超大规模集成电路(Verylarge-scaleintegration，VLSI)的复杂性不断提高，门级仿真的运行时间变得很长。为了提升门级仿真的速度，门级仿真并行化成为一种趋势，即将门级电路划分为多个规模较小的部分，从而使用分布式机器对其进行并行仿真。现有的电路划分算法大多应用于VLSI的物理设计，把由逻辑门或标准单元组成的电路分成多个子集，其通常要求每个子集所包含的元件数目平衡，目标一般是这些子集之间的线网连接数达到最小。划分算法包括基于移动的迭代改进方法、多级划分方法等。上述算法划分后子集之间的连接线数量仍然较多，并且随着电路规模的扩大，连接线数量明显增多。现有的针对门级仿真并行化的电路划分方法较少，并且完全并行仿真对门级电路因果划分中子集之间的连接线数量非常敏感，连接线数量的增多会大幅增加完全并行仿真的计算资源开销。因此，减少子集之间的连接线数量，并使各子集所包含的门电路数量相对平衡是门级仿真的电路划分中值得研究的课题。因此，如何设计一种能够减少子集之间的连接线数量，并使各子集所包含的门电路数量相对平衡的门级电路划分方法，是业界亟待解决的技术问题。
技术实现思路
针对现有技术中划分后各子集连接线数量较多，且各子集所包含的门电路数量不平衡的技术问题，本专利技术提出了一种基于割集与顶点特征的门级电路划分方法。本专利技术的技术方案为，提出了一种基于割集与顶点特征的门级电路划分方法，包括：步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。进一步，所述对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵包括：步骤S11：将所述驱动矩阵中所有非零元素置1；步骤S12：将所述驱动矩阵中同一门电路的多个驱动端口对应的多行矩阵元素合并为一行。进一步，所述基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元包括：基于广度优先探索计算所述有向图的全部弱连通分支，得到至少一个独立的初级单元；创建全局块存储变量，存储全部所述初级单元。进一步，所述取全部单元中的最大单元，并将其划分为一个或多个次级单元，包括：步骤S31：将所述最大单元降维加权，并退化为其基础图；步骤S32：寻找所述基础图中的全部k割集，摒弃位于所述图边缘的割集，判断是否存在满足约束条件的割集，若是则选出所述剩余割集中的最优割集，若否则转步骤S5；步骤S33：根据所述最优割集确定最少切边组合，并依据所述最少切边组合确定划分具体断开的连接线，将其断开得到多个次级单元。进一步，所述将最大单元降维加权，并退化为其基础图包括：将所述有向图中单入单出的门电路链路降维为一条有向边，并给该有向边设置权重，所述权重的值为组成所述门电路链路中门电路的数量加1。进一步，所述摒弃位于所述图边缘的割集，判断是否存在满足约束条件的割集，包括：通过约束条件摒弃位于所述图边缘的割集，并判断是否还存在满足约束条件的割集，所述约束条件包括：所述最大单元的割集中每一个顶点的每一个邻居的度均大于2，且每个顶点的特征向量中心性都大于等于顶点中心性阈值。进一步，所述选出剩余割集中的最优割集包括：计算全部k割集的特征向量中心性，选取特征向量中心性最大的割集即为最优割集，所述割集的特征向量中心性为所述割集中所有顶点的特征向量中心性之和。进一步，所述根据最优割集确定最少切边组合包括：步骤S331：设最少切边组合包含m条边，其初始值为1，并进入步骤S332。步骤S332：枚举包含m条边的全部切边组合，并进入步骤S333。步骤S333：对于其中一种切边组合，将其从所述单元中删除，判断所述单元是否为连通图，若否则判定该切边组合为最少切边组合，并进入步骤S335；若是则判定该切边组合不为最少切边组合，并进入步骤S334。步骤S334：将该切边组合重新添加至所述单元。若有其它切边组合，则重新选取其它切边组合，并重复所述步骤S333；若无其它切边组合，则m增加1，并进入步骤S332。步骤S335：记录该切边组合，重新添加至所述单元，终止判断。进一步，所述直至最大单元不满足有效划分条件包括：步骤S41：更新全局块存储变量，保存划分得到的所有次级单元和未划分的初级单元，并得出更新后的初级单元和次级单元中的最大单元；步骤S42：判断更新后的初级单元和次级单元中的最大单元是否满足有效划分条件，即判断划分得到的多个所述次级单元的顶点数比例是否均大于等于阈值，若是则满足有效划分条件，若否则不满足。与现有技术相比，本专利技术至少具有如下有益效果：1、基于弱连通性进行初步划分，将门级电路中彼此之间没有连接线的独立电路块划分开，它们之间不存在因果联系，可以独立并行仿真。2、将VLSI门级结构中多个单入单出的门电路连接而成的链在有向图中降维为一条有向带权边，减少了有向图的顶点数，降低了计算复杂度，并且不对划分产生影响。3、提出了一个关于割集的命题，并给出了基于割集的划分方法，减少单元之间的连接线数量。4、提出基于特征向量中心性的最优割集选择方法，使划分后各单元所包含的门电路数量相对平衡。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是基于割集与顶点特征的门级电路划分方法的流程图。图2是驱动矩阵预处理过程的示意图。图3是降维加权过程的示意图。图4是关于割集的命题的证明的示意图。图5是确定最少切边组合算法的伪代码。具体实施方式为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。由此，本说明书中所指出的一个特征将用于说明本专利技术的一个实施方式的其中一个特征，而不是暗示本专利技术的每个实施方式必须具有所说明的特征。此外，应当注本文档来自技高网...

【技术保护点】
1.基于割集与顶点特征的门级电路划分方法，其特征在于，包括：/n步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；/n步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；/n步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；/n步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；/n步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。/n

【技术特征摘要】
1.基于割集与顶点特征的门级电路划分方法，其特征在于，包括：
步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；
步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；
步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；
步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；
步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。


2.根据权利要求1所述的基于割集与顶点特征的门级电路划分方法，其特征在于，所述对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵包括：
步骤S11：将所述驱动矩阵中所有非零元素置1；
步骤S12：将所述驱动矩阵中同一门电路的多个驱动端口对应的多行矩阵元素合并为一行。


3.根据权利要求1所述的基于割集与顶点特征的门级电路划分方法，其特征在于，所述基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元包括：
基于广度优先探索计算所述有向图的全部弱连通分支，得到至少一个独立的初级单元；
创建全局块存储变量，存储全部所述初级单元。


4.根据权利要求1所述的基于割集与顶点特征的门级电路划分方法，其特征在于，所述取全部单元中的最大单元，并将其划分为一个或多个次级单元，包括：
步骤S31：将所述最大单元降维加权，并退化为其基础图；
步骤S32：寻找所述基础图中的全部k割集，摒弃位于所述图边缘的割集，判断是否存在满足约束条件的割集，若是则选出所述剩余割集中的最优割集，若否则转步骤S5；
步骤S33：根据所述最优割集确定最少切边组合，并依据所述最少切边组合确定划分具体断开的连接线，将其断开得到多个次级单元。


5.根据权利要求4所述的基于割集与顶点特征的门级电路划分方法，其特征在于，所述将最大单元降维加权，并退化为其基础图包括：
将所述有向图中单入单出的门电路链路降维为一条有向边，并给该有向边设置权重，所述权重的值为组成所述门电路链路中...

【专利技术属性】
技术研发人员：黄国勇，尹林子，王依佺，赵岩，
申请(专利权)人：国微集团深圳有限公司，
类型：发明
国别省市：广东;44