本发明专利技术提供一种在多处理器计算机系统中连接线用的交换输入输出节点。输入输出节点交换器包括执行于集成电路芯片上的桥接单元和分组总线交换器单元。桥接单元可接收多个从外围总线来的外围信息事项，并可发送多个对应于该多个外围信息事项的上游分组事项。分组总线交换器可接收于内部点至点分组总线链路上的上游分组事项，并可判定各上游分组事项的目的地。分组总线交换器可进一步路由传输选择的其中一个上游分组事项至耦接到第一点对点分组总线链路的第一处理器接口，并响应于判定各上游分组事项的目的地，而路由传输其它的上游分组事项至耦接到第二点对点分组总线链路的第二处理器接口。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术是关于多处理器计算机系统输入输出节点，尤是关于交换输入输出节点。
技术介绍
使用多个处理单元的计算机系统具有经济上的性能调整能力，该能力超越了现用的单一处理器基础系统者。在多处理环境内，对于使用单一的处理器并不集中所有的处理，该等处理任务可划分成由分离的处理器来处理的群组。整个处理负担因此分布于几个处理器之间，而此分布的任务可同时并行执行。操作系统软件将程序代码的各不同部分分成独立的可执行序，而一般对各执行序指定优先等级。个人计算机(PC)和其它型式的计算机系统都已设计成共享总线系统用于处理内存。一个或更多个处理器以及一个或更多个输入/输出(I/O)装置可经由共享总线耦接至内存。输入/输出装置经由输入/输出桥接器可耦接到共享总线，该输入/输出桥接器处理共享总线和输入/输出装置之间的信息转换，虽然处理器一般直接耦接到共享总线或经由划分等级的高速缓存耦接到共享总线。以下配合着第1图先前技艺的描述而说明一种典型的多处理器计算机系统。兹参照第1图，显示多处理器计算机系统的一个实施例的方块图。多处理器计算机系统包括处理器单元100A至100B、经由系统总线105耦接到处理器单元100A至100B的系统控制器110、和经由内存总线125耦接到系统控制器110的系统内存120。此外，系统控制器110经由输入/输出总线135耦接到输入/输出集线器(hub)130。第1图的多处理器计算机系统有点如对称的形式，即所有的处理单元100A至100B可以共享相同的内存空间(即，系统内存120)，并使用相同的地址写映来存取内存空间。多处理器系统更可由所有的处理单元100A至100B均等的共享存取输入/输出集线器130而呈现对称的形式。一般而言，单一复制的操作系统软件和单一复制的各使用者应用档案可以于系统内存120内存取。各处理单元100A至100B可以由这些单一复制的操作系统软件和使用者应用档案而执行。虽然处理核心(图中未显示)可以同时执行码，但是应注意者于一指定的时间仅有处理单元100A至100B其中之一假定为系统总线105的主控者。因此，在系统控制器110内的总线仲裁机构可以提供处理单元100A至100B的同时发生总线请求时的仲裁，并根据预定的仲裁算法而允许处理单元100A至100B的其中一个为主控者。已知有许多种不同的仲裁技术。除了任何由于系统总线仲裁而呈现的限制外，于上述第1图的计算机系统中所使用的共享总线(例如，系统总线105)可以忍受譬如限制频宽的缺点。当额外的处理器附加到共享总线时，多个附加物会表现出高电容性负载于在总线上驱动讯号的装置，而此多个附加点表现出对于高频的相当复杂的传输线模式。因此，也许会降低操作频率。欲克服共享总线的一些缺点，一些计算机系统于装置和节点之间可以使用分组式通讯。于如此系统中，可藉由交换分组信息而使各节点之间可以彼此通讯。一般而言，″节点″为一个装置，基于互联机而能够参与信息事项(transaction，下文中简称″事项″)。举例而言，互联机可以是分组式的，而节点可以组构用来接收和发送分组。一般而言，″分组″为二个节点之间的通讯，此二个节点为发送分组的起始或″来源″节点，和接收分组的目的地或″目标″节点。当分组到达目标节点时，目标节点接收由分组传送来的信息，并在内部处理此信息。位于来源和目标节点之间的通讯路径上的节点，可以将分组从来源节点转送或传送至目标节点。兹参照第2图，显示具有交换至单一上游分组总线链路的多个下游分组总线链路的多处理器计算机系统。多处理器计算机系统200包括处理器201A和由系统总线202连接的处理器201B。处理器201B由分组总线链路205连接至输入/输出节点交换器210。输入/输出节点交换器210进一步经由第二分组总线链路215连接至输入/输出节点220。再者，输入/输出节点交换器210经由分组总线链路225连接至额外的输入/输出节点230。应注意者处理器201A和处理器201B可与第1图的处理器101A和101B有实质相同的操作方法。然而，于第2图中的输入/输出连接方式不同。输入/输出节点交换器210可提供用来直接从处理器201A或201B通讯至输入/输出节点220或230其中之一的交换机构。于此种系统型式中，处理器201B包含主桥接器(图中未显示)可方便与输入/输出节点220或230的通讯。此外，处理器201A可经由处理器201B而与输入/输出节点220或230通讯。以此方式连接的系统，由于于第2图中使用了分组总线，虽然其仍有缺点，但是较第1图所示的多处理系统提供了较佳的多处理解决方式。举例而言，事项发出于或目标至处理器201A也许先要通过处理器201B，如此则可能招受耗费等待时间的代价。
技术实现思路
本专利技术揭示了于多处理器计算机系统中用于连接线的交换输入/输出(I/O)节点的各不同实施例。于一个实施例中，用于多处理器计算机系统的输入/输出节点交换器包括执行于集成电路芯片上的桥接单元。该桥接单元可耦接以从譬如PCI总线的外围总线接收多个外围事项(peripharal transaction)，并可组构以传送对应于多个外围事项的多个上游分组事项(upstream packet transaction)。该输入/输出节点交换器亦包括执行于集成电路芯片的分组总线交换器单元，该分组总线交换器单元可耦接以接收于内部点对点分组总线链路的多个上游分组事项，并可组构以判定各多个上游分组事项的目的地。分组总线交换器单元可进一步组构以路由传输多个上游分组事项中选择的其中一个至耦接于第一点至点分组总载链路的第一处理器接口，并响应于判定的各多个上游分组事项的目的地，而路由传输其它的多个上游分组事项至耦接于第二点至点分组总线链路的第二处理器接口。于一个特定的实施方式中，输入/输出节点交换器更进一步包括执行于集成电路芯片的第一收发器单元和第二收发器单元。该第一收发器单元可耦接以接收多个上游分组事项的选择的其中数个，并发送该选择的数个分组事项于第一点至点分组总线链路上。该第二收发器单元可耦接以接收多个上游分组事项的选择的另外其中数个，并发送该选择的另外数个分组事项于第二点至点分组总线链路上。各点至点分组总线链路可以是HyperTransportTM总线链路。于一个特定的实施方式中，分组总线交换器单元可以组构成使用可编程查用表来判定各多个上游分组事项的目的地。于另一个特定的实施方式中，分组总线交换器单元可以组构成使用对应于上游装置的有效的缓冲器空间计数，来判定各多个上游分组事项的目的地，该上游装置譬如为耦接至第一和第二外部分组总线链路的处理器。又于另一个特定的实施方式中，分组总线交换器单元可以组构成译码关联于各多个上游分组事项的地址。于更进一步特定的实施方式中，分组总线交换器单元可以组构成依于地址而阻挡多个上游分组事项的额外的其中一个事项。附图说明第1图为使用共享总线的多处理器计算机系统的一个实施例的方块图。第2图为具有交换至单一上游分组总线链路的多个下游分组总线链路的多处理器计算机系统的一个实施例的方块图。第3图为具有多个上游分组总线链路的多处理器计算机系统的一个实施例的方块图。第4图为输入/输出节点交换器的一个实施例的方块图。第5图为输入/输出节点交换器的另一个实施本文档来自技高网...
【技术保护点】
一种用于多处理计算机系统的输入／输出节点交换器（４００），该输入／输出节点交换器包括：桥接单元（４５０）（４６０），该桥接单元执行于集成电路芯片上，该集成电路芯片耦接而从外围总线（４５５）（４６５）接收多个外围事项并可组构以传送对应 于该多个外围事项的多个上游分组事项；分组总线交换器单元（４３０），该分组总线交换器单元执行于该集成电路芯片上，该集成电路芯片耦接以接收于内部点对点分组总线链路（４３５）的多个上游分组事项并可组构以判定各该多个上游分组事项的目的地； 其中该分组总线交换器单元可进一步组构以路由传输该多个上游分组事项中选择的其中一个至耦于第一点至点分组总线链路（４０１）的第一处理器接口，并响应于判定的各该多个上游分组事项的该目的地，而路由传输其它的该多个上游分组事项至耦接于第二点至点 分组总线链路（４０２）的第二处理器接口。
【技术特征摘要】
US 2001-11-30 09/998,7581.一种用于多处理计算机系统的输入/输出节点交换器(400)，该输入/输出节点交换器包括桥接单元(450)(460)，该桥接单元执行于集成电路芯片上，该集成电路芯片耦接而从外围总线(455)(465)接收多个外围事项并可组构以传送对应于该多个外围事项的多个上游分组事项；分组总线交换器单元(430)，该分组总线交换器单元执行于该集成电路芯片上，该集成电路芯片耦接以接收于内部点对点分组总线链路(435)的多个上游分组事项并可组构以判定各该多个上游分组事项的目的地；其中该分组总线交换器单元可进一步组构以路由传输该多个上游分组事项中选择的其中一个至耦于第一点至点分组总线链路(401)的第一处理器接口，并响应于判定的各该多个上游分组事项的该目的地，而路由传输其它的该多个上游分组事项至耦接于第二点至点分组总线链路(402)的第二处理器接口。2.如权利要求1所述的输入/输出节点交换器，进一步包括第一收发器单元(410)，该第一收发器单元耦接以接收该多个上游分组事项的选择的其中数个并发送该多个上游分组事项的该选择的其中数个分组事项于该第一点至点分组总线链路上。3.如权利要求2所述的输入/输出节点交换器，进一步包括第二收发器单元(420)，该第二收发器单元耦接以接收该多个上游分组事项的该另外几个并发送该多个上游分组事项的该另外几个分组事项于该第二点至点分组总线链路(402)上。4.如权利要求3所述的输入/输出节点交换器，其中该分组总线交换器单元进一步组构以接收由该第一处理器接口发送的第一多个下游分组事项和由该第二处理器接口发送的第二多个下游分组事项。5.如权利要求1所述的输入/输出节点交换器，其中该分组总线交换器单元进一步组构以使用可编程查用表来判定各多个上游分组事项的该目的地。6.如权利要求3所述的输...
【专利技术属性】
技术研发人员：DE久利克，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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