基于可编程逻辑器件的B超电影回放电路制造技术

一种基于可编程逻辑器件的Ｂ超电影回放电路的实现方法，用以构建对Ｂ超电影回放过程中所用到的数据存储器（２００）进行控制的电路（５００），其特征在于：　　　　所述数据存储器（２００）采用ＳＤＲＡＭ实现，所述电路（５００）采用一可编程逻辑器件实现，并且电路（５００）内部构成包括：　　　　与外部微处理器（１００）连接的微处理器接口模块（５１０）、　　　　与外部Ｂ超电影回放用存储器（２００）连接的ＳＤＲＡＭ控制模块（５２０）、　　　　与外部数据输入前端（３００）连接的实时扫描线数据记录模块（５３０）、　　　　与外部数据输入前端（３００）以及数据输出后端（４００）连接的输出选择模块（５４０），以及与所述微处理器接口模块（５１０）、ＳＤＲＡＭ控制器（５２０）、实时扫描线数据记录模块（５３０）和输出选择模块（５４０）均相连接的ＳＤＲＡＭ仲裁模块（５５０），并且该仲裁模块（５５０）还通过电影回放扫描线生成模块（５６０）与所述输出选择模块（５４０）连接。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及B型超声诊断设备，尤其涉及把实时的B型超声图像数据存放到存储器中用以保存和回放显示的电路。
技术介绍
现有技术涉及把实时的B型超声图像数据存放到存储器中用以保存和回放显示的电路，通常采用异步动态随机存储器(DRAM)或异步静态随机存储器(SRAM)作为数据存储器，并采用多个集成电路来配合实现对存储器的控制。但是，DRAM存在带宽窄、存取速度慢的缺点，而SRAM则存在容量小、功耗大和成本高的缺点，并且采用多个集成电路配合实现存储器控制也会造成电影回放电路成本高、容量受限和缺乏灵活性。
技术实现思路
本专利技术要解决的技术问题在于避免上述现有技术的不足之处，而提出构建一种容量大、存取速度快、成本低并且能够灵活配置的回放存储器控制电路的方法。本专利技术解决上述技术问题采用的技术方案是，提出一种基于可编程逻辑器件的B超电影回放电路的实现方法，用以构建对B超电影回放过程中所用到的数据存储器进行控制的电路，所述数据存储器采用同步动态随机存储器(SDRAM)实现，所述电路采用一可编程逻辑器件实现，并且电路内部构成包括与外部微处理器连接的微处理器接口模块、与外部B超电影回放用存储器连接的SDRAM控制模块、与外部数据输入前端连接的实时扫描线数据记录模块、与外部数据输入前端以及数据输出后端连接的输出选择模块、以及与所述微处理器接口模块、SDRAM控制器、实时扫描线数据记录模块和输出选择模块均相连接的SDRAM仲裁模块，并且该仲裁模块还通过电影回放扫描线生成模块与所述输出选择模块连接。同现有技术相比较，本专利技术基于可编程逻辑器件的B超电影回放电路的实现方法，可以节省硬件成本、提高B超电影回放电路的整体性能。附图说明图1为采用本专利技术方法实现的基于可编程逻辑器件的B超电影回放电路的原理框图。图2为图1中微处理器接口模块的原理框图。图3为采用本专利技术方法实现的基于可编程逻辑器件的B超电影回放电路的应用例图。具体实施例方式以下结合附图所示之最佳实施例作进一步详述。本专利技术基于可编程逻辑器件的B超电影回放电路的实现方法，用以构建对B超电影回放过程中所用到的数据存储器200进行控制的电路500，所述数据存储器200采用SDRAM实现，这就比采用DRAM作为存储器速度快，同时又比采用SRAM作为存储器成本低、体积小。如图1所示采用本专利技术方法实现的基于可编程逻辑器件的B超电影回放电路500采用一可编程逻辑器件实现，其内部构成包括与外部微处理器(CPU)100连接的微处理器接口模块510、与外部B超电影回放用存储器200连接的SDRAM控制模块520、与外部数据输入前端300连接的实时扫描线数据记录模块530、与外部数据输入前端300以及数据输出后端400连接的输出选择模块540、以及与所述微处理器接口模块510、SDRAM控制器520、实时扫描线数据记录模块530和输出选择模块540均相连接的SDRAM仲裁模块550，并且该仲裁模块550还通过电影回放扫描线生成模块560与所述输出选择模块540连接。如图2所示，所述微处理器接口模块510又包括微处理器块操作控制子模块511、写SDRAM控制子模块513、读SDRAM控制子模块514、微处理器对SDRAM操作命令生成子模块515以及寄存器控制子模块512、写缓存1子模块516、写缓存2子模块517、读缓存1子模块518、读缓存2子模块519；其中微处理器块操作控制子模块511和寄存器控制子模块512与外部微处理器100连接，微处理器对SDRAM操作命令生成子模块515和寄存器控制子模块512与所述SDRAM仲裁模块550连接，微处理器块操作控制子模块511通过写缓存子模块516和517连接写SDRAM控制子模块513，微处理器块操作控制子模块511子模块还通过读缓存子模块518和519连接读SDRAM控制子模块514，而写SDRAM控制子模块513和读SDRAM控制子模块514均与微处理器对SDRAM操作命令生成子模块515连接。采用本专利技术方法实现的基于可编程逻辑器件的B超电影回放电路完成的功能有正常模式下实时数据的直接输出、实时数据写入电影回放存储器、系统处于电影回放状态时，从电影回放存储器读出回放数据输出、CPU直接对电影回放存储器的高速访问、电影回放存储器划分。电影回放存储器的划分受系统显示模式、扫描模式、以及是否有存放模式区域等影响。扫描模式有两种128线/帧的低密度模式和256线/帧的高密度模式。电影回放区域划分有两种记录模式，在B型扫描时循环更新，总是保存最新的B型扫描历史回波数据；存放模式存储内容的更新由CPU控制，在冻结或回放状态下，可选择记录模式存储区域当前正在回放的一帧的数据存入存放模式存储区域，存放模式区域中的B型回波数据会一直保存，除非系统CPU要清除。记录模式区域可以定义为单和双两种工作模式，记录模式区域定义为单工作模式时，如果是单B扫描，则整个记录模式区域都能存放当前B型扫描数据，但是在双B扫描时，整个记录模式区域自动平分成两个区域，分别存放B1和B2的扫描数据，即扫描数据只能存入其对应的存储区域；但是在记录模式区域定义为双工作模式时，整个记录模式区域始终平分成两个区域，在双B扫描时，分别存放B1和B2的数据，但是在单B扫描时，扫描数据只能存入B1或者B2。本专利技术实施例中所用可编程逻辑器件，采用美国Altera公司提供的现场可编程门阵列(FPGA)，型号为EP1K100，采用一个FPGA芯片实现原先要又多个芯片配合工作才能实现的控制任务，一方面，可以降低整个回放电路的体积和功耗、提高整个电路的可靠性，另一方面，可大大提高整个回放电路在配置上的灵活性。关于电路500内部的各构成模块，下面给出更详细的说明实时扫描线数据纪录模块530这个模块缓存一条实时扫描线数据，并启动写sdram操作，将一条实时扫描线数据写入sdram中；另外，这个模块还根据系统显示模式和存储器划分模式对电影回放存储器进行划分。电影回放扫描线生成模块560这个模块生成扫描线控制时序信号，并启动读sdram操作，从sdram中读出一条扫描线到缓冲区，然后再依照扫描线时序，将电影回放数据输出。输出选择模块540这个模块根据系统的模式选择是实时扫描线数据还是电影回放数据输出给后端。Sdram仲裁模块550这个模块根据系统状态选择响应哪个模块送过来的Sdram传输申请，并将申请传送给Sdram控制器模块520。Sdram控制器模块520这个模块实现Sdram的控制时序，它将内部的Sdram操作申请转化为Sdram操作时序，并针对电影回放电路应用的实际情况进行优化，以满足高速数据操作的要求。这个Sdram控制器520控制两片Sdram芯片200。为了灵活，Sdram控制电路500设有保存各种延时参数的模式寄存器，能够由外部设置，并且Sdram的模式寄存器也可以由外部设置，在本设计中外部设置是由CPU 100来实现。CPU接口模块510这个模块主要实现与CPU 100通讯，完成CPU 100对Sdram的高速读写操作以及CPU对电影回放模块的控制。为实现高速Sdram操作，CPU通过读写缓存来操作Sdram；为了进一步提高操作速度，读写都采用了双缓存结构，这样就可以采用乒乓操作方式。CPU接口模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于可编程逻辑器件的B超电影回放电路的实现方法，用以构建对B超电影回放过程中所用到的数据存储器(200)进行控制的电路(500)，其特征在于所述数据存储器(200)采用SDRAM实现，所述电路(500)采用一可编程逻辑器件实现，并且电路(500)内部构成包括与外部微处理器(100)连接的微处理器接口模块(510)、与外部B超电影回放用存储器(200)连接的SDRAM控制模块(520)、与外部数据输入前端(300)连接的实时扫描线数据记录模块(530)、与外部数据输入前端(300)以及数据输出后端(400)连接的输出选择模块(540)，以及与所述微处理器接口模块(510)、SDRAM控制器(520)、实时扫描线数据记录模块(530)和输出选择模块(540)均相连接的SDRAM仲裁模块(550)，并且该仲裁模块(550)还通过电影回放扫描线生成模块(560)与所述输出选择模块(540)连接。2.如权利要求1所述的B超电影回放电路的实现方法，其特征在于所述微处理器接口模块(510)包括微处理器块操作控制子模块(511)、写SDRAM控制子模块(513)、读SDRAM控制子模块(514)、微处理器对SDRAM操作命令生成子模块(515)以及寄存器控制子模块(512)、写缓存1子模块(516)、写缓存2子模块(517)、读缓存1子模块(518)、读缓存2子模块(519)；其中微处理器块操作控制子模块(511)和寄存器控制子模块(512)与外部微处理器(100)连接，微处理器对SDRAM操作命令生成子模块(511)和寄存器控制子模块(512)与所述SDRAM仲裁模块(550)连接，微处理器块操作控制子模块(511)通过写缓存子模块连接写SDRAM控制子模块(513)，微处理器块操作控制子模块(511)还通过读缓存子模块连接读SDRAM控制子模...

【专利技术属性】
技术研发人员：何绪金，文强，黄海涛，
申请(专利权)人：深圳迈瑞生物医疗电子股份有限公司，
类型：发明
国别省市：