一种可异步置数的可逆双边沿D触发器制造技术

本发明专利技术公开了一种可异步置数的可逆双边沿D触发器，其由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端、第四逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、第五垃圾位输出端、第六垃圾位输出端；优点是其具有双边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。

【技术实现步骤摘要】
一种可异步置数的可逆双边沿D触发器
本专利技术涉及一种可逆逻辑电路，尤其是涉及一种可异步置数的可逆双边沿D触发器，其利用Feynman可逆逻辑门和Fredkin可逆逻辑门构成。
技术介绍
如何降低电路功耗是目前集成电路设计中的一个重点问题。在传统的不可逆逻辑电路中，信息位数据丢失是引起电路功耗的主要原因，因此，能够避免信息位数据丢失的可逆逻辑电路设计已成为低功耗设计的一种途径。同时，可逆逻辑电路也是量子计算和量子信息技术研究的重要组成部分。可逆逻辑电路包括可逆组合逻辑电路和可逆时序逻辑电路。在可逆时序逻辑电路中，置数信号的重要性仅次于时钟信号，异步置数最基本的目的就是使电路进入一个能稳定操作的确定状态。可逆触发器是构成可逆时序逻辑电路的一个基本器件，如何对可逆时序逻辑电路进行初始化是可逆时序逻辑电路设计过程中必须面对的环节，可逆时序逻辑电路的初始化一般可以通过对可逆触发器的初始化实现。可逆触发器可以利用Feynman可逆逻辑门和Fredkin可逆逻辑门实现。图1为Feynman可逆逻辑门的电路结构示意图。Feynman可逆逻辑门有2个输入端，分别为控制输入端和目标输入端，对应记为It1和It2；Feynman可逆逻辑门有2个输出端，分别为控制输出端和目标输出端，对应记为Ot1和Ot2。假设输入至控制输入端It1的输入值为A且输入至目标输入端It2的输入值为B，则控制输出端Ot1输出的输出值为A，目标输出端Ot2输出的输出值为其中，符号为异或运算符号。图2为Fredkin可逆逻辑门的电路结构示意图。Fredkin可逆逻辑门有3个输入端，分别为控制输入端、第一目标输入端和第二目标输入端，对应记为If1、If2和If3，Fredkin可逆逻辑门有3个输出端，分别为控制输出端、第一目标输出端和第二目标输出端，对应记为Of1、Of2和Of3。假设输入至控制输入端If1的输入值为X、输入至第一目标输入端If2的输入值为Y、输入至第二目标输入端If3的输入值为Z，则控制输出端Of1输出的输出值为X，亦即控制输出端Of1输出的输出值等于输入至控制输入端If1的输入值，第一目标输出端Of2输出的输出值为第二目标输出端Of3输出的输出值为当输入至控制输入端If1的输入值为“0”时，第一目标输出端Of2输出的输出值为Y，第二目标输出端Of3输出的输出值为Z，亦即第一目标输出端Of2输出的输出值等于输入至第一目标输入端If2的输入值，第二目标输出端Of3输出的输出值等于输入至第二目标输入端If3的输入值；当输入至控制输入端If1的输入值为“1”时，第一目标输出端Of2输出的输出值为Z，第二目标输出端Of3输出的输出值为Y，亦即第一目标输出端Of2输出的输出值等于输入至第二目标输入端If3的输入值，第二目标输出端Of3输出的输出值等于输入至第一目标输入端If2的输入值，其中，表示对X进行非逻辑运算。然而，现有的可逆触发器不具有异步置数功能，因此，研究一种具有异步置数功能的可逆双边沿D触发器有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
技术实现思路
本专利技术所要解决的技术问题是提供一种可异步置数的可逆双边沿D触发器，其具有双边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。本专利技术解决上述技术问题所采用的技术方案为：一种可异步置数的可逆双边沿D触发器，其特征在于该可逆双边沿D触发器由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，将4个Feynman可逆逻辑门分别记为t1、t2、t3和t4，将t1、t2、t3和t4各自的控制输入端作为第一输入端，将t1、t2、t3和t4各自的目标输入端作为第二输入端，将t1、t2、t3和t4各自的控制输出端作为第一输出端，将t1、t2、t3和t4各自的目标输出端作为第二输出端，在t1、t2、t3和t4各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将6个Fredkin可逆逻辑门分别记为f1、f2、f3、f4、f5和f6，将f1、f2、f3、f4、f5和f6各自的控制输入端作为第一输入端，将f1、f2、f3、f4、f5和f6各自的第一目标输入端作为第二输入端，将f1、f2、f3、f4、f5和f6各自的第二目标输入端作为第三输入端，将f1、f2、f3、f4、f5和f6各自的控制输出端作为第一输出端，将f1、f2、f3、f4、f5和f6各自的第一目标输出端作为第二输出端，将f1、f2、f3、f4、f5和f6各自的第二目标输出端作为第三输出端，在f1、f2、f3、f4、f5和f6各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；该可逆双边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3、第四逻辑低电平输入端L4，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、第五垃圾位输出端g5、第六垃圾位输出端g6；在该可逆双边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Qn表示触发器次态；在该可逆双边沿D触发器中，f1的第一输入端与异步置数使能信号输入端M连接，f1的第二输入端与第一逻辑低电平输入端L1连接，f1的第三输入端与时钟信号输入端C连接，f1的第一输出端与t1的第一输入端连接，f1的第二输出端与第一垃圾位输出端g1连接，f1的第三输出端与f2的第一输入端连接，触发器次态Qn在f2的第二输入端上，f2的第二输入端与数据输入端I连接，f2的第三输入端与t4的第二输出端连接，f2的第一输出端与t1的第二输入端连接，f2的第二输出端与f3的第二输入端连接，f2的第三输出端与f5的第二输入端连接，f3的第一输入端与t1的第二输出端连接，f3的第三输入端与f4的第二输出端连接，f3的第一输出端与f5的第一输入端连接，f3的第二输出端与t2的第一输入端连接，f3的第三输出端与第三垃圾位输出端g3连接，f4的第一输入端与t1的第一输出端连接，f4的第二输入端与t2的第二输出端连接，f4的第三输入端与预置数输入端P连接，f4的第一输出端与异步置数使能信号输出端M'连接，f4的第三输出端与第四垃圾位输出端g4连接，f5的第三输入端与t3的第二输出端连接，f5的第一输出端与f6的第一输入端连接，f5的第二输出端与第六垃圾位输出端g6连接，f5的第三输出端与t3的第一输入端连接，f6的第二输入端与t2的第一输出端连接，f6的第三输入端与t3的第一本文档来自技高网...

【技术保护点】
1.一种可异步置数的可逆双边沿D触发器，其特征在于该可逆双边沿D触发器由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，将4个Feynman可逆逻辑门分别记为t

【技术特征摘要】
1.一种可异步置数的可逆双边沿D触发器，其特征在于该可逆双边沿D触发器由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，将4个Feynman可逆逻辑门分别记为t1、t2、t3和t4，将t1、t2、t3和t4各自的控制输入端作为第一输入端，将t1、t2、t3和t4各自的目标输入端作为第二输入端，将t1、t2、t3和t4各自的控制输出端作为第一输出端，将t1、t2、t3和t4各自的目标输出端作为第二输出端，在t1、t2、t3和t4各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将6个Fredkin可逆逻辑门分别记为f1、f2、f3、f4、f5和f6，将f1、f2、f3、f4、f5和f6各自的控制输入端作为第一输入端，将f1、f2、f3、f4、f5和f6各自的第一目标输入端作为第二输入端，将f1、f2、f3、f4、f5和f6各自的第二目标输入端作为第三输入端，将f1、f2、f3、f4、f5和f6各自的控制输出端作为第一输出端，将f1、f2、f3、f4、f5和f6各自的第一目标输出端作为第二输出端，将f1、f2、f3、f4、f5和f6各自的第二目标输出端作为第三输出端，在f1、f2、f3、f4、f5和f6各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；
该可逆双边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3、第四逻辑低电平输入端L4，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、第五垃圾位输出端g5、第六垃圾位输出端g6；在该可逆双边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Qn表示触发器次态；
在该可逆双边沿D触发器中，f1的第一输入端与异步置数使能信号输入端M连接，f1的第二输入端与第一逻辑低电平输入端L1连接，f1的第三输入端与时钟信号输入端C连接，f1的第一输出端与t1的第一输入端连接，f1的第二输出端与第一垃圾位输出端g1连接，f1的第三输出端与f2的第一输入端连接，触发器次态Qn在f2的第二输入端上，f2的第二输入端与数据输入端I连接，f2的第三输入端与t4的第二输出端连接，f2的第一输出端与t1的第二输入端连接，f2的第二输出端与f3的第二输入端连接，f2的第三输出端与f5的第二输入端连接，f3的第一输入端与t1的第二输出端连接，f3的第三输入端与f4的第二输出端连接，f3的第一输出端与f5的第一输入端连接，f3的第二输出端与t2的第一输入端连接，f3的第三输出端与第三垃圾位输出端g3连接，f4的第一输入端与t1的第一输出端连接，f4的第二输入端与t2的第二输出端连接，f4的第三输入端与预置数输入端P连接，f4的第一输出端与异步置数使能信号输出端M'连接，f4的第三输出端与第四垃圾位输出端g4连接，f5的第三输入端与t3的第二输出端连接，f5的第一输出端与f6的第一输入端连接，f5的第二输出端与第六垃圾位输出端...

【专利技术属性】
技术研发人员：吴钰，王伦耀，夏银水，储著飞，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33