电荷泵电路制造技术

本公开的各实施例涉及电荷泵电路。一种电荷泵，包括中间节点，被电容性地耦合以接收在接地和正供电电压之间振荡的第一时钟信号，中间节点生成在第一电压和第二电压之间振荡的第一信号。电平移位电路响应于第二时钟信号而移位第一信号，以生成在第一电压和第三电压之间振荡的第二信号。CMOS开关电路包括：第一晶体管，具有耦合到输入的源极；第二晶体管，具有耦合到输出的源极，并且具有被耦合以接收第二信号的栅极。CMOS开关电路的公共漏极被电容性地耦合以接收第一时钟信号。当正泵浦时，第一电压是第二电压的两倍，且第三电压是接地。当负泵浦时，第一电压和第三电压极性相反，且第二电压是接地。根据本公开，降低了输出阻抗，提高了效率。

【技术实现步骤摘要】
电荷泵电路
本公开涉及电荷泵电路。
技术介绍
参考图1A，其示出了针对正电荷泵电路100p的电路图。电路100p包括：n沟道MOS晶体管MN1和n沟道MOS晶体管MN2，n沟道MOS晶体管MN1具有耦合到供电节点102的源极端子和耦合到中间节点NA1的漏极端子；n沟道MOS晶体管MN2具有耦合到供电节点102的源极端子和耦合到中间节点NA2的漏极端子。电路100p还包括：p沟道MOS晶体管MP1和p沟道MOS晶体管MP2，p沟道MOS晶体管MP1具有耦合到输出节点104的源极端子和耦合到节点NA1的漏极端子；p沟道MOS晶体管MP2具有耦合到输出节点104的源极端子和耦合到中间节点NA2的漏极端子。晶体管MN1和MP1的栅极端子连接在一起，并且进一步连接到中间节点NA2。晶体管MN2和MP2的栅极端子连接在一起，并且进一步连接到中间节点NA1。晶体管MN1、MN2、MP1和MP2形成CMOS锁存器电路。电容器C1具有耦合到节点NA1的一个端子，并且具有被耦合以接收时钟信号CK的逻辑反相的另一个端子，该逻辑反相由CMOS反相器电路106生成，CMOS反相器电路106由正供电电压Vdd供电并且接收时钟信号CK作为输入。电容器C2具有耦合到节点NA2的一个端子，并且具有被耦合以接收时钟信号CKN(其为时钟信号CK的逻辑反相)的逻辑反相的另一个端子，该逻辑反相由CMOS反相器电路108生成，CMOS反相器电路108由正供电电压Vdd供电并且接收时钟信号CKN作为输入。电路100p的负载106由负载电容器Cload示意性地表示，该负载电容器Cload具有耦合到输出节点104的一个端子，并且具有耦合到接地节点的第二端子，并且电流源Iload耦合在输出节点104和接地节点之间。供电节点102被配置为接收正供电电压Vdd。输出节点104被配置为生成增加的正输出电压Vpos，其中Vpos大约为2*Vdd。参考图1B，其示出了负电荷泵电路100n的电路图。电路100n包括：p沟道MOS晶体管MP1，具有耦合到供电节点102的源极端子和耦合到中间节点NA1的漏极端子；以及p沟道MOS晶体管MP2，具有耦合到供电节点102的源极端子和耦合到中间节点NA2的漏极端子。电路100n还包括：n沟道MOS晶体管MN1，具有耦合到输出节点104的源极端子和耦合到中间节点NA1的漏极端子；以及n沟道MOS晶体管MN2，具有耦合到输出节点104的源极端子和耦合到中间节点NA2的漏极端子。晶体管MN1和MP1的栅极端子连接在一起，并且进一步连接到中间节点NA2。晶体管MN2和MP2的栅极端子连接在一起，并且进一步连接到中间节点NA1。晶体管MN1、MN2、MP1和MP2形成CMOS锁存器电路。电容器C1具有耦合到节点NA1的一个端子，并且具有被耦合以接收时钟信号CK的逻辑反相的另一个端子，该逻辑反相由CMOS反相器电路106生成，CMOS反相器电路106由正供电电压Vdd供电并且接收时钟信号CK作为输入。电容器C2具有耦合到节点NA2的一个端子，并且具有被耦合以接收时钟信号CKN(其为时钟信号CK的逻辑反相)的逻辑反相的另一个端子，该逻辑反相由CMOS反相器电路108生成，CMOS反相器电路108由正供电电压Vdd供电并且接收时钟信号CKN作为输入。电路100n的负载106由负载电容器Cload示意性地表示，负载电容器Cload具有耦合到输出节点104的一个端子，并且具有耦合到接地节点的第二端子，并且电流源Iload耦合在正供电电压Vdd和输出节点104之间。供电节点102被配置为接收接地电压Vgnd。输出节点104被配置为生成增加(multiplied)的负输出电压Vneg，其中Vneg大约等于-Vdd。在输出节点104处的输出阻抗取决于时钟信号CK和CKN的频率以及执行电荷转移的切换晶体管MN1、MN2、MP1和MP2的导通电阻(Rds_on)。输出阻抗由以下公式给出：其中：C是快速(flying)电容器的电容(即，C1或C2取决于时钟的相位)。晶体管MN1、MN2、MP1和MP2的导通电阻(Rds_on)由以下公式给出：其中：L是晶体管的长度，W是晶体管的宽度，COX是栅极电容，VGS是栅极至源极电压，并且VTH是阈值电压。如果晶体管宽度W减小，则导通电阻(Rds_on)增加，并且跨每个切换晶体管将存在更大的电压降，伴随着效率的对应降低。开关电容由以下公式给出：CSW＝COX*W*Leff其中：Leff是晶体管开关的有效长度。将注意到，如果晶体管宽度W增加，这将导致电容器的上板上的电容的增加，伴随着电荷损失的对应增加和效率的降低。因此，需要一种解决了图1A和图1B中所示的电路100p/100n的缺点的正/负电荷泵电路。
技术实现思路
本公开至少解决了上述电荷损失和效率降低的问题。根据本公开的第一方面，提供了一种电荷泵电路，包括：输入电压节点；输出电压节点；第一晶体管和第二晶体管，处于交叉耦合配置，其中第一晶体管被耦合在输入电压节点与第一中间节点之间，并且第二晶体管被耦合在输入电压节点与第二中间节点之间；其中第一中间节点和第二中间节点被电容性地耦合以接收第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号彼此逻辑反相；第一CMOS开关电路，包括第一晶体管和第二晶体管，第一晶体管具有被耦合以在第一中间节点处接收第一信号的源极节点，第二晶体管具有被耦合以接收第三时钟信号的源极节点，其中第二时钟信号是第三时钟信号的逻辑反相；第二CMOS开关电路，包括第三晶体管和第四晶体管，第三晶体管具有被耦合以在第二中间节点处接收第二信号的源极节点，第四晶体管具有被耦合以接收第四时钟信号的源极节点，其中第一时钟信号是第四时钟信号的逻辑反相；第三CMOS开关电路，包括第五晶体管和第六晶体管，第五晶体管具有耦合到输入电压节点的源极节点，第六晶体管具有耦合到输出电压节点的源极节点，并且其中第五晶体管和第六晶体管中的至少一个晶体管的栅极节点被耦合以在第一CMOS开关电路的公共漏极处接收第三信号；第四CMOS开关电路，包括：第七晶体管，具有耦合到输入电压节点的源极节点；第八晶体管，具有耦合到输出电压节点的源极节点；并且其中第七晶体管和第八晶体管中的至少一个晶体管的栅极节点被耦合以在第二CMOS开关电路的公共漏极处接收第四信号；其中第三CMOS开关电路的公共漏极和第四CMOS开关电路的公共漏极被电容性地耦合以分别接收第一时钟信号和第二时钟信号。在一些实施例中，第五晶体管和第六晶体管两者的栅极节点被耦合以接收第三信号，并且其中第七晶体管和第八晶体管两者的栅极节点被耦合以接收第四信号。在一些实施例中，电荷泵电路被配置用于作为正电荷泵操作，其中：输入电压节点接收正供电电压；并且输出电压节点生成实质上等于正供电电压的两倍的正输出电压。在一些实施例中，电荷泵电路被配置用于作为正电荷泵操作，其中：输入电压节点接收正供电电压本文档来自技高网...

【技术保护点】
1.一种电荷泵电路，其特征在于，包括：/n输入电压节点；/n输出电压节点；/n第一晶体管和第二晶体管，处于交叉耦合配置，其中所述第一晶体管被耦合在所述输入电压节点与第一中间节点之间，并且所述第二晶体管被耦合在所述输入电压节点与第二中间节点之间；/n其中所述第一中间节点和所述第二中间节点被电容性地耦合以接收第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号彼此逻辑反相；/n第一CMOS开关电路，包括第一晶体管和第二晶体管，所述第一晶体管具有被耦合以在所述第一中间节点处接收第一信号的源极节点，所述第二晶体管具有被耦合以接收第三时钟信号的源极节点，其中所述第二时钟信号是所述第三时钟信号的逻辑反相；/n第二CMOS开关电路，包括第三晶体管和第四晶体管，所述第三晶体管具有被耦合以在所述第二中间节点处接收第二信号的源极节点，所述第四晶体管具有被耦合以接收第四时钟信号的源极节点，其中所述第一时钟信号是所述第四时钟信号的逻辑反相；/n第三CMOS开关电路，包括第五晶体管和第六晶体管，所述第五晶体管具有耦合到所述输入电压节点的源极节点，所述第六晶体管具有耦合到所述输出电压节点的源极节点，并且其中所述第五晶体管和所述第六晶体管中的至少一个晶体管的栅极节点被耦合以在所述第一CMOS开关电路的公共漏极处接收第三信号；/n第四CMOS开关电路，包括：第七晶体管，具有耦合到所述输入电压节点的源极节点；第八晶体管，具有耦合到所述输出电压节点的源极节点；并且其中所述第七晶体管和所述第八晶体管中的至少一个晶体管的栅极节点被耦合以在所述第二CMOS开关电路的公共漏极处接收第四信号；/n其中所述第三CMOS开关电路的公共漏极和所述第四CMOS开关电路的公共漏极被电容性地耦合以分别接收所述第一时钟信号和所述第二时钟信号。/n...

【技术特征摘要】
20190812 US 62/885,533;20200625 US 16/911,9671.一种电荷泵电路，其特征在于，包括：
输入电压节点；
输出电压节点；
第一晶体管和第二晶体管，处于交叉耦合配置，其中所述第一晶体管被耦合在所述输入电压节点与第一中间节点之间，并且所述第二晶体管被耦合在所述输入电压节点与第二中间节点之间；
其中所述第一中间节点和所述第二中间节点被电容性地耦合以接收第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号彼此逻辑反相；
第一CMOS开关电路，包括第一晶体管和第二晶体管，所述第一晶体管具有被耦合以在所述第一中间节点处接收第一信号的源极节点，所述第二晶体管具有被耦合以接收第三时钟信号的源极节点，其中所述第二时钟信号是所述第三时钟信号的逻辑反相；
第二CMOS开关电路，包括第三晶体管和第四晶体管，所述第三晶体管具有被耦合以在所述第二中间节点处接收第二信号的源极节点，所述第四晶体管具有被耦合以接收第四时钟信号的源极节点，其中所述第一时钟信号是所述第四时钟信号的逻辑反相；
第三CMOS开关电路，包括第五晶体管和第六晶体管，所述第五晶体管具有耦合到所述输入电压节点的源极节点，所述第六晶体管具有耦合到所述输出电压节点的源极节点，并且其中所述第五晶体管和所述第六晶体管中的至少一个晶体管的栅极节点被耦合以在所述第一CMOS开关电路的公共漏极处接收第三信号；
第四CMOS开关电路，包括：第七晶体管，具有耦合到所述输入电压节点的源极节点；第八晶体管，具有耦合到所述输出电压节点的源极节点；并且其中所述第七晶体管和所述第八晶体管中的至少一个晶体管的栅极节点被耦合以在所述第二CMOS开关电路的公共漏极处接收第四信号；
其中所述第三CMOS开关电路的公共漏极和所述第四CMOS开关电路的公共漏极被电容性地耦合以分别接收所述第一时钟信号和所述第二时钟信号。


2.根据权利要求1所述的电荷泵电路，其特征在于，所述第五晶体管和所述第六晶体管两者的所述栅极节点被耦合以接收所述第三信号，并且其中所述第七晶体管和所述第八晶体管两者的所述栅极节点被耦合以接收所述第四信号。


3.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中：
所述输入电压节点接收正供电电压；并且
所述输出电压节点生成实质上等于所述正供电电压的两倍的正输出电压。


4.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中：
所述输入电压节点接收正供电电压；并且
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的栅极节点接收所述正供电电压。


5.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中：
所述输入电压节点接收正供电电压；
所述第一晶体管和所述第二晶体管的栅极节点被耦合以接收所述第二信号；并且
所述第三晶体管和所述第四晶体管的栅极节点被耦合以接收所述第一信号。


6.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中所述第一晶体管和所述第三晶体管是p沟道晶体管。


7.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中所述第五晶体管和所述第七晶体管是n沟道晶体管。


8.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中：
所述输入电压节点接收正供电电压；并且
所述第一信号和所述第二信号在实质上等于所述正供电电压的第一电压与实质上等于所述正供电电压的两倍的第二电压之间振荡。


9.根据权利要求8所述的电荷泵电路，其特征在于，所述第三信号和所述第四信号在所述第二电压和接地电压之间振荡。


10.根据权利要求1所述的电荷泵电路，其特征在于，被配置用于作为正电荷泵操作，其中：
所述输入电压节点接收正供电电压；
所述第五晶体管的所述栅极节点被耦合以接收所述第一信号；
所述第六晶体管的所述栅极节点被耦合以接收所述第三信号；
所述第七晶体管的所述栅极节点被耦合以接收所述第二信号；并且
所述第八晶体管的所述栅极节点被耦合以接收所述第四信号。

【专利技术属性】
技术研发人员：V·拉纳，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：瑞士;CH