本发明专利技术涉及一种多段式超频主机板，包含一中央处理单元、一芯片组及一时序比例控制信号产生模块，中央处理单元，输出一时序控制信号；芯片组，其至少设有一前端总线回路、及一快速外围连结接口总线回路，其中该前端总线回路与该快速外围连结接口总线回路电连接，且该前端总线回路与该中央处理单元电连接；时序比例控制信号产生模块，与该芯片组电连接，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组中，该芯片组依据该时序比例控制信号重新设定该前端总线回路的信息传输频率与该快速外围连结接口总线回路的信息传输频率的传输频率比。
【技术实现步骤摘要】
本专利技术涉及一种，特别是一种避免因工作时序不匹配造成系统不稳定的。
技术介绍
随着计算机技术的进步，计算机包括CPU、主机板、内存等等，在处理及运算速度也越来越快，但相对的处理速度越快的产品反应在价格上也相对的提高。然而，一项产品在应用时，在许多因素的考量下，并不会将其使用在产品的极限，换言之，即是产品应有更佳的应用空间，因此，开始有人利用超频的技术使得能以较低的价格并使计算机产品能发挥更大的效能。请参照图1所示，以主机板为例，其主要包含有一中央处理单元11、一时序产生模块12、一北桥芯片组13，北桥芯片组13至少设置有一前端总线回路131及一快速外围连结接口总线回路132、以及一南桥芯片组14。其动作由中央处理单元11传送至少一时序控制信号S0至时序产生模块12，而使时序产生模块12分别输出第一时序信号CK0及第二时序信号CK1。第一时序信号CK0输入至中央处理单元11及北桥芯片组13的前端总线回路131，而第二时序信号CK1输入北桥芯片组13的快速外围连结接口总线回路132及南桥芯片组14。现有的超频技术，可在中央处理单元11的容许范围内将第一时序信号CK0的频率提高但是不需提高第二时序信号CK1的频率，例如第一时序信号CK0可为FSB 200、FSB 201、FSB 202甚至可提升至FSB1200即工作频率为300MHz，但是此时的第二时序信号CK1仍然保持在PCIE 100的工作频率下，并不需要随着提高其工作频率。此外，在英特尔(Intel)915(Grantsdale)北桥芯片组以及925(Alderswood)北桥芯片组之前的产品，只要超频的范围在中央处理单元所能承受的频率之下工作，则只要将中央处理单元与北桥芯片组之间的信息传输频率超频，而不需要将北桥芯片组与南桥芯片组及其外围的快速外围连结接口(如图1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率超频，系统不会发生不稳定的情形。然而，在Intel 915及925北桥芯片组之后，当超频之后在第一时序信号CK0及第二时序信号CK1的工作频率之比超过一定的比值时，则会产生系统的不稳定。近来，业者又发展出另一种超频的技术，请参照图1所示，其是在中央处理单元11的容许范围内将第一时序信号CK0的频率提高同时依据一个比例提高第二时序信号CK1的频率，例如第一时序信号CK0可为FSB 133MHz、FSB 137MHz、FSB 140MHz及FSB 150MHz，此时的第二时序信号CK1所对应的工作频率为PCIE 100MHz、或PCIE100MHz以上的工作频率。如此，虽然可以解决在第一时序信号CK0及第二时序信号CK1的工作频率之比超过一定的比值时，造成工作时序不匹配，会产生系统的不稳定的情形，但，此种方式存在着另一问题，即是北桥芯片组与南桥芯片组及其外围的快速外围连结接口(如图1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之间的信息传输频率，有一最高上限值，举例说明，当第二时序信号的值为PCIE 116MHz以上时，若第一时序信号再超频为FSB 160MHz，而第二时序信号的值如继续提升超过PCIE 116MHz时，此时与快速外围连结接口连接的接口，以及在前端总线回路131的信息传输频率与快速外围连结接口总线回路132的信息传输频率的传输频率比将无法相互匹配，进而造成系统的不稳定。承上所述，因在Intel 915及925芯片组之后，第一时序信号及第二时序信号的工作频率之比超过一定的比值时，造成工作时序不匹配，会产生系统的不稳定，而无法将计算机产品发挥其最大效能。因此，如何使计算机产品发挥其最大效能，实乃当前主机板超频技术的重要课题之一。
技术实现思路
有鉴于上述课题，本专利技术的目的在于克服现有技术的不足与缺陷，提供一种避免因工作时序不匹配造成系统不稳定的。为达上述目的，本专利技术提供一种多段式超频主机板，包含一中央处理单元、一芯片组及一时序比例控制信号产生模块。在本专利技术中，中央处理单元输出一时序控制信号；芯片组至少设有一前端总线回路、及一快速外围连结接口总线回路，其中前端总线回路与快速外围连结接口总线回路电连接，且前端总线回路与中央处理单元电连接；时序比例控制信号产生模块与芯片组电连接，时序比例控制信号产生模块产生一时序比例控制信号，时序比例控制信号输入至芯片组中，芯片组依据时序比例控制信号重新设定前端总线回路的信息传输频率与快速外围连结接口总线回路的信息传输频率的传输频率比。另外本专利技术亦揭露一种多段式超频主机板控制方法，其有一中央处理单元、一时序产生模块、一时序比例控制信号产生模块、及一芯片组，该芯片组至少设有一前端总线回路、及一快速外围连结接口总线回路，该多段式超频主机板的控制方法包含产生一时序信息并将其输入至中央处理单元，以使中央处理单元依据时序信息传送一时序控制信号至时序产生模块；时序产生模块依据时序控制信号产生一第一时序信号及一第二时序信号，并分别将第一时序信号输入至中央处理单元及芯片组的前端总线回路，及将第二时序信号输入至芯片组的快速外围连结接口总线回路；产生一时序比例信息，并将其输入至时序比例控制信号产生模块中，以使时序比例控制信号产生模块依据时序比例信息产生一时序比例控制信号；将时序比例控制信号输入至芯片组中，以使芯片组依据时序比例控制信号重新设定前端总线回路的信息传输频率与快速外围连结接口总线回路的信息传输频率的传输频率比。承上所述，因依本专利技术的多段式超频主机板，通过时序比例控制信号产生模块产生一时序比例控制信号至芯片组，使得芯片组依据时序比例控制信号改变其所认定的组态，因此可避免因工作时序不匹配，而产生系统的不稳定，使得计算机产品发挥其最大效能。附图说明图1为显示现有超频主机板的示意图；图2为显示依本专利技术较佳实施例的多段式超频主机板的示意图；图3为显示依本专利技术较佳实施例的多段式超频主机板的另一示意图；图4为显示依本专利技术较佳实施例的多段式超频主机板控制方法的流程图。图中符号说明11 中央处理单元12 时序产生模块13 北桥芯片组131 前端总线回路132 快速外围连结接口总线回路14 南桥芯片组S0时序控制信号CK0第一时序信号CK1第二时序信号21 中央处理单元 22 片组221 前端总线回路222 快速外围连结接口总线回路23 时序比例控制信号产生模块24 时序产生模块25 基本输出/输入系统模块26 南桥芯片组S1时序控制信号S2时序比例控制信号CK2第一时序信号CK3第二时序信号I1时序信息I2时序比例信息具体实施方式以下将参照相关附图，说明依本专利技术较佳实施例的多段式超频主机板，其中相同的元件将以相同的参照符号加以说明。请参照图2所示，本专利技术较佳实施例的多段式超频主机板，包含一中央处理单元21、一芯片组22、一时序比例控制信号产生模块23、一时序产生模块24、一基本输出/输入系统模块25。在本实施例中，中央处理单元21，输出一时序控制信号S1至时序产生模块24。芯片组22，其至少设有一前端总线(FSB)回路221、及一快速外围连结接口(PCIE)总线回路222，其中前端总线回路221与快速外围连结接口总线回路222电连接，且本文档来自技高网...
【技术保护点】
一种多段式超频主机板，其特征在于，包含：一中央处理单元，输出一时序控制信号；一芯片组，其至少设有一前端总线回路、及一快速外围连结接口总线回路，其中该前端总线回路与该快速外围连结接口总线回路电连接，且该前端总线回路与该中央处理 单元电连接；以及一时序比例控制信号产生模块，与该芯片组电连接，其产生一时序比例控制信号，该时序比例控制信号输入至该芯片组中，该芯片组依据该时序比例控制信号重新设定该前端总线回路的信息传输频率与该快速外围连结接口总线回路的信息传输频率 的传输频率比。
【技术特征摘要】
【专利技术属性】
技术研发人员：张凯舜，
申请(专利权)人：华硕电脑股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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