存储设备制造技术

本发明专利技术旨在显著提高处理效率。卡型半导体存储设备具有用于将第一端口中的非易失性存储器连接到控制器块的第一数据通信线组和用于将第二端口中的非易失性存储器连接到控制器块的第二数据通信线组。

【技术实现步骤摘要】

本专利技术涉及一种存储设备，并可适当地应用于一种具有多个存储器(或存储芯片)的半导体存储设备。
技术介绍
具有多个用于存储数据的存储器的各种类型的存储设备已经被广泛应用。一些最近被广泛使用(popularized)的半导体存储设备每一个都具有多个非易失性存储器(即，闪存)作为存储功能性(参见日本专利公开第Sho 64-78354号)。这些最近的半导体存储设备每一个都被设计来与诸如个人计算机的信息处理装置连接，以起用于存储来自所连接的信息处理装置的数据的外部存储设备的作用。现在，参照图7，示出了如上所述的这样一种半导体存储设备的示例性配置。该半导体存储设备具有将数据写入其中的第一非易失性存储器和第二非易失性存储器和用于将要被写入的数据发送到第一非易失性存储器和第二非易失性存储器的每一个的控制器块。在该示例中，第一和第二非易失性存储器的每一个都具有8比特的数据输入/输出端子，并且该控制器块也具有8比特的数据输入/输出端子。例如，该控制器块经由由8个数据通信线路(即具有8比特的总线宽度的数据总线)组成的数据通信线组连接到第一非易失性存储器，并且经由和上述的数据通信线组分离的数据通信线组连接到第二非易失性存储器。例如，如图8所示，在控制器块将要被写入的数据经由数据通信线组发送到第一非易失性存储器(定时T10)之后，第一非易失性存储器执行用于将所接收的数据写入其内部存储区域的内部处理。一旦成功完成该内部处理，第一非易失性存储器将用于告知该完成的信号(下文称之为“完成通知信号”)经由数据通信线组发送到控制器块(定时T20)。因此，在该半导体存储设备中，即使在控制器块已经将数据发送到第一非易失性存储器之后(定时T10)，该数据通信线组被控制器块和第一非易失性存储器之间的数据通信保持在占用的状态，直到该控制器块从第一非易失性存储器接收到完成通知信号(定时T20)。由于下述事实，这在处理效率方面存在问题尽管在定时T10该控制器块已准备好可以开始将数据发送到第二非易失性存储器的数据发送处理，但是控制器块实际上不能开始数据发送处理，直到被占用的数据通信线组可用的定时T20。
技术实现思路
因此，本专利技术的一个目的是提供一种存储设备，其能够显著提高处理效率。在执行本专利技术时并且根据本专利技术的实施例，提供了一种存储设备，包括第一存储器组和第二存储器组，其每一个都具有多个存储器；数据通信块，用于执行与多个存储器的每一个的数据通信；第一数据通信线组，用于将该第一存储器组中的多个存储器的每一个连接到该数据通信块；和第二数据通信线组，用于将该第二存储器组中的多个存储器的每一个连接到该数据通信块。如上所述用于将该第一存储器组中的每个存储器连接到该数据通信块的第一数据通信线组和用于将该第二存储器组中的每个存储器连接到该数据通信块的第二数据通信线组的安排允许在第一数据通信线组被第一存储器组中的存储器之一的数据通信处理占用的同时，经由第二数据通信线组进行与第二存储器组中的存储器之一的数据通信。根据本专利技术，用于将该第一存储器组中的每个存储器连接到该数据通信块的第一数据通信线组和用于将该第二存储器组中的每个存储器连接到该数据通信块的第二数据通信线组的安排使得在第一数据通信线组被第一存储器组中的存储器之一的数据通信处理占用的同时，能够经由第二数据通信线组进行与第二存储器组中的存储器之一的数据通信，由此显著提高处理效率。附图说明图1是说明了被实践为本专利技术的一个实施例的卡型半导体存储设备的框图； 图2是说明控制器块连接到非易失性存储器的连接形式(1)的框图；图3是说明控制器块连接到非易失性存储器的连接形式(2)的部分框图；图4是指示连续数据写操作的时序图；图5是指示同时发生的数据写操作的时序图；图6是说明控制器块连接到16比特非易失性存储器的连接形式的部分框图；图7是说明相关技术的连接形式的框图；以及图8是指示相关技术的数据写操作的时序图。具体实施例方式参照附图，下面详细描述本专利技术的一个实施例。现在，参照图1，附图标记1表示卡型半导体存储设备，其具有例如由8个非易失性存储器2A至2H构成的存储器块2和用于对存储器块2执行数据读/写处理的控制器块3。在本实施例的情况下，卡型半导体存储设备1相当于记忆棒(商标)，且例如从诸如个人计算机的外部设备提供的数据被写入到卡型半导体存储设备1。在控制器块3中，将用于执行控制的MPU(微处理单元)4连接到由例如指令寄存器构成的寄存器块5、用于执行例如纠错处理的ECC(纠错电路)6、和在其中临时存储要在存储器块2上读取/写入数据的数据缓冲器块7。该控制器块3还具有用于产生MS(记忆棒)内部时钟的时钟发生器块8。数据缓冲器块7经由预定总线9连接到串行接口块10和并行接口块11。从外部设备提供的数据经由预定线路(DATA0至DATA3)和并行接口块11，以及预定线路(DATA0)和串行接口块10输入到数据缓冲器块7。MPU 4将输入到数据缓冲器块7中的数据写入到存储器块2。经由预定线路(VSS和VCC)给卡型半导体存储设备1提供能量。卡型半导体存储设备1还具有，例如，其中输入捕获来自外部设备的数据所需的时钟的线路(SCLK)、其中输入用于确定卡型半导体存储设备1是否被正常装载到外部设备中的信号的线路(INS)、和其中输入用于确定从外部设备提供的数据的方向的信号的线路(BS)。下面参照图2和3，详细描述将非易失性存储器2A至2H连接到控制器块3的连接形式。在本实施例的情况下，控制器块3具有16比特数据输入/输出端子(即，16个输入/输出端子)TA0至TA15，并且非易失性存储器2A至2H的每一个具有8比特数据输入/输出端子(即，8个输入/输出端子)TB0至TB7。控制器块3的高8比特数据输入/输出端子TA0至TA7经由由8个数据通信线构成的第一数据通信线组12连接到第一端口P1中的非易失性存储器2A、2C、2E和2G的每一个的数据输入/输出端子TB0至TB7。另一方面，低8比特数据输入/输出端子TA8至TA15经由由8个数据通信线构成的第二第二数据通信线组13连接到第二端口P2中的非易失性存储器2B、2D、2F和2H的每一个的数据输入/输出端子TB0至TB7。下面参照图4通过示例描述将数据连续写入到第一非易失性存储器2A和第二非易失性存储器2B的操作。控制器块3将要写入的数据经由第一数据通信线组12发送到第一端口P1中的第一非易失性存储器2A。完成该发送的定时T1是第一非易失性存储器2A开始执行用于写入该数据的内部处理的定时。因此，由于控制器块3还没有从该第一非易失性存储器2A接收到完成通知信号，所以第一数据通信线组12仍然处于被占用状态，但第二数据通信线组13可以使用。因此，即使紧接在完成对第一端口P1中的第一非易失性存储器2A的数据发送处理(定时T1)之后，控制器块3能够经由第二数据通信线组13将要写入的数据发送到第二端口P2中的第二非易失性存储器2B。下面参照图5描述将数据同时写入到第一非易失性存储器2A和第二非易失性存储器2B的操作。控制器块3将要写入的数据经由第一数据通信线组12发送到第一端口P1中的第一非易失性存储器2A。在已经开始发送的定时T2，第一数据通信线组12处于被占用状态，但第二数据通信线组13可以本文档来自技高网...

【技术保护点】
一种存储设备，包括：第一存储器组和第二存储器组，其每一个都具有多个存储器；数据通信块，用于执行与所述多个存储器的每一个的数据通信；第一数据通信线组，用于将所述第一存储器组中的所述多个存储器的每一个连接到所述数据通信块 ；和第二数据通信线组，用于将所述第二存储器组中的所述多个存储器的每一个连接到所述数据通信块。

【技术特征摘要】
JP 2004-6-16 178447/041.一种存储设备，包括第一存储器组和第二存储器组，其每一个都具有多个存储器；数据通信块，用于执行与所述多个存储器的每一个的数据通信；第一数据通信线组，用于将所述第一存储器组中的所述多个存储器的每一个连接到所述数据通信块；和第二数据通信线组，用于将所述第二存储器组中的所述多个存储器的每一个连接到所述数据通信块。2.如权利要求1所述...

【专利技术属性】
技术研发人员：山本尊司，佐鸟谦一，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]