旋转时钟设计流程制造技术

一种使用旋转时钟来设计集成电路的方法。网表（ｎｅｔｌｉｓｔ）包括一个逻辑门列表、一个寄存器列表和一个在所述门与所述寄存器之间的互连列表。计算一个时钟时滞排程表以查找用于每个寄存器的最优计时相位（ｃｌｏｃｋｉｎｇ　　ｐｈａｓｅ）。接着，放置单元使得逻辑门放置在寄存器附近，所述逻辑门影响所述寄存器的设立和保持时间，并且所述寄存器放置在所述旋转时钟的已知相位抽头（ｔａｐ）附近。接着，基于寄存器之间的逻辑路径门的延迟，为寄存器的最优计时选择所述旋转时钟的一抽头。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及采用旋转行波振荡器的集成电路设计。
技术介绍
设计同步的(即，计时的)VLSI装置需要电路与软件技术和/或算法的组合。本专利技术涉及一系列装置，其可单独或共同起作用以协助实现低功率、高频全局VLSI计时(意指在整个晶片上以及局部计时)，并支持电路和软件以完成能够支持运行、测试和诊断模式的工业设计。尤其通过旋转时钟网络的全局高频同步。低速(多循环)事件的全局分布的同步。对较低速率事件进行子采样并瞬时作用于整个晶片上的移动点同步器全局低等待时间高速数据互连机制(同步或异步)——GB 0218834.0(标记驱动器(blip driver))支持传统不到1GHz时钟的可编程分频和/或可编程相位偏置。用于时钟信号的低时滞/抖动缓冲机制——0225814.3(6/12/02)(有管缓冲器) 绝热分频组件——GB0203605.1(15/2/02)(分级计时系统)绝热、节能逻辑族——GB0214850.0(27/6/02)(旋转时钟逻辑)如下文所讨论的并入“选通”的节能高性能锁存器技术。VLSI设计中的大体趋势此处我们谈论在最近5年中见到的影响VLSI晶片如何被设计和实施的趋势。互连最大的改变是从先前“晶体管主导的”设计方法到现代“互连主导的”设计。在历史上，当晶体管和因此的逻辑门延迟主导同步系统的设计时，很少关注互连延迟。如今互连延迟主导电路的性能。计时是长距离信号的一个例证——当互连延迟时间可超过逻辑门的延迟时间时，其它论点可应用于所有长度超过可能0.1mm的互连。必须将互连视为一流的物理效应并且不应简单地作为以相关容限(associated margin)说明所述效应的“寄生效应”。定时问题因为互连延迟成为主导并且经常直到完成电路布局才能预测延迟，所以“定时分析”和“定时收敛”已变得很重要。延迟必须基于导线、缓冲器时钟的实际放置以确保同步系统将工作(必须满足所有路径上的所有设立和保持时间)。可能需要改变布局来满足定时约束，并且此情况可经常在尝试新布局处引起“定时收敛”问题，但是所述新布局在设计中的别处导致新定时违规(timing violation)，导致了迭代并延迟投向市场。时钟概念在同步系统中，数据由时钟信号的操作所控制。时钟控制允许数据改变的时间(输出时钟)和捕获数据的时间(输入时钟)。时钟是投送到晶片上所有锁存器的全局信号。其因此具有任何互连的最“寄生的”互连效应并且因此经受最仔细的检查。实际上，必须记住时钟与数据之间的相对定时是重要的(有时其被忽略)。寄存器(锁存器或DFF)的概念此处寄存器是指传递锁存器(也称作电平触发的触发器)或边缘触发的触发器(如，DFF)。这些装置中的任一个能够通过使用“时钟”输入信号而控制数据信号从输入到输出的行进。术语寄存器、锁存器或DFF在许多论文中被互换使用，而且必须从上下文中推断出确切含义。单元概念单元是用于预设计布局样式的通用术语，其在制造后当在晶片上某处被例示时生产功能组件(例如，与非门、多路复用器、锁存器)。单元是分级的——较大的单元可含有用导线结合在一起的较小的单元。最低级别的单元含有晶体管布局。最高级别的单元仅含有子单元和配线。路径概念对于同步系统，“路径”的概念将网表的思想延伸到涵盖起源于寄存输出的信号组，其逻辑上组合(逻辑门)以最终作为对单个寄存器的单个位输入而获得，并且具有某些复合时间延迟特征。路径概念与减少大多数逻辑操作(通常多个输入->一个输出)的实现非常符合。对定时的约束涉及路径，因为1.时钟与数据变化之间的相对定时很重要。2.对路径的任一输入可能改变馈给锁存器的输出。参考D38[path_and_parasitics.ps]，单个网可涉及于多个路径中——若干寄存器可使其输入由一个网上的数据以某种方式而确定。查找路径的所有组件涉及以“向后”工作的寄存器的DFF的D输入开始的连接性数据库(网表)的搜索。进行此搜索通常将使用图表数据库包来进行。当算法进行收集路径中所涉及的网和单元直到最终各个支路在另一寄存器的输出结束时，搜索结果“扇出”。路径分析主要用于定时分析并且通常与逻辑功能性无关(除确定错误路径分析处之外)。寄存元件以相当明确定义的时间(由时钟给出)产生并接收信号，而不像速度可能变化很大的逻辑门路径和互连。时钟+寄存器的主要目的在于通过添加延迟或存储来移除定时不确定性。因此，对于本论文的目的的路径是(时钟稳定化)寄存输出与寄存输入之间的时间延迟项(互连和门)的集合。静态定时分析用于检查电路中无路径由于设立或保持时间违规而失效。设立和保持约束典型DFF寄存器(从用户的角度)响应时钟波形的上升边缘——捕获在时钟边缘前存在的数据信号值。实际上，DFF不是瞬时装置。对同步系统的熟知约束是设立和保持。图表展示了当对数据采样时可能存在的问题。在上述两种状况下，因为在上升时钟边缘发生前数据为零，所以希望俘获“0”。保持时间违规在上升边缘后，数据必须保持稳定一小段时间(保持时间)，否则会发生保持时间违规。——在上述图中，假定第一时钟脉冲的时钟输入为“0”。但是数据在上升边缘后从“0”变为“1”太快，其可能引起对“1”采样而不是对“0”采样。为了预防保持时间问题，直到在边缘后的至少DFF的指定保持时间为止数据才可变化。调整对保持时间问题可能存在三种可能的调整。1.使数据路径中的逻辑电路更慢——因此数据不能改变太快。2.调节到寄存器的时钟相位使得其更早地发生。3.将馈给此路径的所有寄存器的时钟相位调节为随后的相位(达到与上述(1)相同的效应但约束仍实用)。设立时间违规在时钟边缘发生前数据必须稳定一段足够时间(设立时间)。上文，预期第二时钟脉冲也对“0”采样。但是在上升边缘前不存在足够的设立时间，而且因此可能对“1”(输入的先前状态)采样。(此之所以发生是因为DFF不是真正的边缘触发装置，当时钟线为低时，其对输入状态连续采样。此采样器不能对数据变化立刻响应。)调整为了调整设立时间违规，存在三种选择1.使逻辑电路更快，因此对于时钟的数据及时变化。2.调节寄存器的时钟相位以更迟地发生。3.将馈给此路径的所有寄存器的时钟相位调节为更早的相位(达到与上述1相似的效应但受约束影响)。由上所述，可看到关于起因和可能的解决方法的设立和保持问题的对称性。移动时钟相位的已知方法在不同的场合分别称为“预定时滞”、“松弛借用(slack borrowing)”、“时间挪用”并且被工业实践所接受。时序电路最优化的另一种方法称为“重新定时”[参考SIS论文]，其中寄存器的位置沿路径移动以试图使延迟时间相等。馈给逻辑门的输入的寄存器可视维持逻辑等效和定时的熟知规则而定移动到逻辑门的输出(或反之亦然)。分级计时系统(优先权文件GB0203605.1)早期旋转时钟中心电路集中在通过形成旋转时钟的栅格(给出的结构)来改进时钟发生和分布上[GB0203605.1中的先前图式]。作为选择概述了4相分布。讨论了用于在晶片表面上的多个频率/相位相关时钟产生器的局部化时钟划分和任意波形的发生，并且其称为BWB(二进制波形区块)。关键思想是通过使用排列于链中的局部通信状态机的事件的全局同步以避免长距离的通信耗用。因为已改善了这些思想，所以如D35[testch本文档来自技高网...

【技术保护点】
一种使用一个旋转时钟来设计系统的方法，所述方法包含：选择一种处理技术和一个程序库；执行一个用于一个设计的定时分析；通过使用一个功率和空间限制来计算一个旋转时钟的尺度；合成包括将所有锁存器单元转换成具有零宽度的 特定虚拟版本的所述设计；将所述单元放置并布线到安装在所述旋转时钟的线之间的行中；移除虚设锁存器和重新布线网以使用由所述旋转时钟所提供的所述锁存器；和移除任何过多的旋转时钟锁存器。

【技术特征摘要】
GB 2002-2-15 0203605.1;GB 2002-6-6 0212869.2;GB 201.一种使用一个旋转时钟来设计系统的方法，所述方法包含选择一种处理技术和一个程序库；执行一个用于一个设计的定时分析；通过使用一个功率和空间限制来计算一个旋转时钟的尺度；合成包括将所有锁存器单元转换成具有零宽度的特定虚拟版本的所述设计；将所述单元放置并布线到安装在所述旋转时钟的线之间的行中；移除虚设锁存器和重新布线网以使用由所述旋转时钟所提供的所述锁存器；和移除任何过多的旋转时钟锁存器。2.一种使用一个旋转时钟来设计系统的方法，所述方法包含通过使用一种高...

【专利技术属性】
技术研发人员：约翰伍德，
申请(专利权)人：马尔帝吉格有限公司，
类型：发明
国别省市：GB[英国]