片上系统与应用于其中的测试/除错方法技术方案

本发明专利技术公开一种片上系统与应用于其中的测试／除错方法。该片上系统包含：ＪＴＡＧ控制器，通过存取测试端口与外部装置进行信号连接，用以接收测试／除错信号，并响应测试／除错信号而发出控制信号；以及寄存器装置，在该ＪＴＡＧ控制器与嵌入式内存之间信号连接，用以储存测试／除错信号所载有的存取嵌入式内存所需的信息。从该嵌入式内存中所读取出的数据，经由该存取测试端口从该寄存器装置传送至该外部装置中进行分析。正确的数据经由该存取测试端口从该外部装置写入到该寄存器装置中，接着从该寄存器装置转移至该嵌入式内存中，用以复原错误数据。本发明专利技术有效地减少对芯片进行除错的时间以及软件开发的时间，进而减少产品制造的时间。

【技术实现步骤摘要】

本专利技术涉及一种片上系统与应用于其中的测试和/或除错方法，特别涉及具有内建测试/除错电路的片上系统和一种可执行内存直接存取测试和/或除错的片上系统测试方法。
技术介绍
就目前的技术而言，片上系统(System-on-a-Chip，简称SoC)或系统级集成(System-Level Integration，简称SLI)芯片已成为一种重要的产品设计趋势。这类芯片的主要设计概念是将芯片中的电路微型化和模块化，通过在单颗集成电路(integrated circuit，简称IC)中集成所有功能的方式，使得所生产的产品外型更轻巧并且便于携带，从而符合目前电子产品的个人化需求。然而，由于电路系统的复杂性和需要较长实现时间的缘故，可能会影响片上系统或系统级集成芯片的进一步发展；举例来说，一般IC设计公司从产品设计、验证(verification)到产生掩模绘图文件(例如GDSII)，再到晶片厂投产至少需经过8至12个月，换句话说，一个片上系统或系统级集成芯片从初期的开发到最后可能的获利，时间可能会超过一年以上。就电路系统来说，要在单颗集成电路中集成许多各种不同的电路，技术上本身就会遇到许多问题，例如在高速数字电路和模拟电路之间可能会发生噪声干扰。另外，各硅智财(Intellectual Properties，简称IPs)间供电电压的不同将产生复杂的电源管理线路以及功率浪费等问题，然而如果还要考虑嵌入式内存的集成与验证的话，对于IC厂商要进行产品的设计、生产制造到完成，可能又需要耗上大概半年左右的时间，因此，要加快产品的测试、除错与验证的速度以缩短产品完成的时间，成为各家IC厂商的改进目标之一。请参阅图1，图1是公知的片上系统(SoC)的功能方框示意图。由图所示，中央处理单元10、嵌入式内存11以及内存控制器13集成在片上系统1中，而该中央处理单元10和该内存控制器13通过内部总线12与该嵌入式内存11进行信号连接，因此，该中央处理单元10通过该内存控制器13来控制该嵌入式内存11进行数据读取与写入的内部传输。在该设计结构下，该片上系统1中的嵌入式内存11不具有额外的外部接脚，从而使该片上系统1之外的电路可以对其中的该嵌入式内存11进行数据的存取，因此要从外部直接对该嵌入式内存11进行数据读取与写入是有困难的，这样对产品设计制造过程中所进行的除错(debug)程序及软件开发都有相当程度的不便。另外，一般的测试机器无法提供现阶段片上系统所需要的快速测试信号与大量测试图样(Test Patterns)的储存记忆空间信号，因此为了满足这项需求，就需要使用高速、高容量但却是高价位的测试仪器来进行测试，然而如果使用较低价位的测试仪器作测试，则可能不会满足实时性测试(At-Speed Test)结果的需求。此外，由于嵌入式内存的紧密结构特征，使得片上系统容易受制于各种不利的缺陷因素而影响其性能，此外由于内存数组的运行模式基本上是模拟的，因此其容错能力较差，所以，上述的这些设计特点都使得内存数组更容易受到错综复杂的制造缺陷的影响。而在存在缺陷的情况下紧密的内存数组封装造成相邻单元的状态可能会产生误操作，而且某些缺陷可能只在特定的数据模式下才会暴露。此外，这些缺陷类型很多是具有时间相关性的，因此只有在正常工作频率下才会被发现。为了解决这一问题，内建自我测试(built-in-self-test，简称BIST)的技术被采用，它以合理的电路面积来对嵌入式内存进行彻底的测试，其测试包括将测试图样(test patterns)写入内存中并且接着将其读回，以检测其所产生的测试图样是否符合预期，这样我们就可以大量地节省其测试时间，而且使得一般的测试仪器也可以用来作实时性测试(At-Speed Test)。请参阅图2，图2是具有自我测试功能的另一公知片上系统的功能方框示意图。该图所示的设计结构利用内建自我测试控制器(BIST Controller)21、图样产生器(Pattern Generator)22与反应分析器(Response Analyzer)23来对待测试电路20进行测试，通过输入外部的Bist_on信号，该内建自我测试控制器21在控制该图样产生器22产生出测试图样与基本的控制信号之后，进入BIST模式；利用多任务器24来对该图样产生器22所产生的测试图样进行选择，经过特定时间，输出信号被传送至该反应分析器23中进行分析，最后，该内建自我测试控制器21发出Bist_done信号，用来表示测试程序已经完成。而根据Pass/Fail输出信号的输出，可以判断出该待测试电路20的测试是运行正常还是无法被测定。然而，上述的内建自我测试(BIST)技术仍然限制了片上系统中的嵌入式内存通过外部电路来进行数据存取以达到除错和验证的目的；为了解决这一问题，目前在某些芯片上提供了额外的接脚，从而可以对特殊的测试模式进行操作，因此，通过这些额外的接脚以及目前已有的数据/地址接脚就可以对该嵌入式内存进行数据存取，但是，这些额外接脚的设置不可避免地将会增加芯片的封装体积以及制作成本；而如何能在不需要增加生产成本与制造额外接脚的情形下，使得外部电路能对片上系统中的嵌入式内存进行数据存取以达到测试、除错和验证的目的成为需要解决的主要问题。
技术实现思路
鉴于上述问题，提出本专利技术，本专利技术提供片上系统，其中的嵌入式内存可以和外部装置进行直接存取，从而达到测试与除错的目的而无需增设额外的接脚。本专利技术也提供了片上系统的测试与除错方法，可通过芯片上已有的接脚来执行该测试与除错的操作，而不需要特别地设计出执行的接脚。本专利技术一种内建测试/除错电路的片上系统，包含有嵌入式内存；JTAG控制器，其包含存取测试端口以与外部装置进行信号连接，用以接收来自该外部装置在测试/除错模式下所发出的测试/除错信号，并响应该测试/除错信号而发出控制信号；以及寄存器装置，其与该嵌入式内存进行信号连接，用以储存该测试/除错信号所载有的存取该嵌入式内存所需的信息，并响应该控制信号使与该信息相关的数据通过该存取测试端口在该嵌入式内存与该外部装置之间转移。根据上述方案，其中该寄存器装置包含有与该嵌入式内存信号连接的内存存取数据寄存器，以及与该JTAG控制器信号连接的JTAG可存取移位寄存器，并且该内存存取数据寄存器与该JTAG可存取移位寄存器之间互相连接。根据上述方案，其中该片上系统还包含有内建自我测试电路，用以执行内建自我测试模式，该内建自我测试电路还包含有内建自我测试控制器；第一多任务器，其与该内存存取数据寄存器以及该内建自我测试电路进行信号连接，用以响应该内建自我测试控制器所发出的控制信号，而选择该内建自我测试电路所输出的信号或者该内存存取数据寄存器所输出的信号，并传送至该嵌入式内存中；中央处理单元；以及第二多任务器，其与该第一多任务器以及该中央处理单元信号连接，响应由该JTAG控制器所发出的控制信号，选择该第一多任务器所输出的信号或者该中央处理单元所输出的信号，并传送至该嵌入式内存中。根据上述方案，其中该测试/除错信号所载有的该信息，包含在读取操作中要从该嵌入式内存中读取的与数据相关的地址信息，以及在写入操作中要写入到该嵌入式内存中的地址信息与数据。根据上述方案，其中该外部装置经由该寄存器本文档来自技高网...

【技术保护点】
一种内建测试／除错电路的片上系统，包含有：嵌入式内存；联合测试行动组控制器，包含存取测试端口以与外部装置进行信号连接，用以接收来自该外部装置在测试／除错模式下所发出的测试／除错信号，并响应该测试／除错信号而发出控制信号；以及 寄存器装置，与该嵌入式内存进行信号连接，用以储存该测试／除错信号所载有的存取该嵌入式内存所需的信息，并响应该控制信号使与该信息相关的数据通过该存取测试端口在该嵌入式内存与该外部装置之间转移。

【技术特征摘要】
US 2005-4-13 60/670,6661.一种内建测试/除错电路的片上系统，包含有嵌入式内存；联合测试行动组控制器，包含存取测试端口以与外部装置进行信号连接，用以接收来自该外部装置在测试/除错模式下所发出的测试/除错信号，并响应该测试/除错信号而发出控制信号；以及寄存器装置，与该嵌入式内存进行信号连接，用以储存该测试/除错信号所载有的存取该嵌入式内存所需的信息，并响应该控制信号使与该信息相关的数据通过该存取测试端口在该嵌入式内存与该外部装置之间转移。2.如权利要求1所述的片上系统，其中该寄存器装置包含有内存存取数据寄存器，其与该嵌入式内存进行信号连接；以及联合测试行动组可存取移位寄存器，其与该联合测试行动组控制器进行信号连接；并且该内存存取数据寄存器与该联合测试行动组可存取移位寄存器之间互相连接。3.如权利要求2所述的片上系统还包含有内建自我测试电路，用以执行内建自我测试模式，该内建自我测试电路还包含有内建自我测试控制器；第一多任务器，其与该内存存取数据寄存器以及该内建自我测试电路信号连接，用以响应由该内建自我测试控制器所发出的控制信号，选择该内建自我测试电路所输出的信号或者该内存存取数据寄存器所输出的信号，并传送到该嵌入式内存中；中央处理单元；以及第二多任务器，其与该第一多任务器以及该中央处理单元进行信号连接，响应该联合测试行动组控制器所发出的控制信号，选择该第一多任务器所输出的信号或者该中央处理单元所输出的信号，并传送到该嵌入式内存中。4.如权利要求1所述的片上系统，其中该测试/除错信号所载有的该信息，包含在读取操作中要从该嵌入式内存中读取的与数据相关的地址信息，以及在写入操作中要写入到该嵌入式内存中的地址信息与数据。5.如权利要求1所述的片上系统，其中该外部装置经由该寄存器装置和该存取测试端口将测试数据写入到该嵌入式内存中，并随后经由该寄存器装置和该存取测试端口从该嵌入式内存中读取出该测试数据，以确定该嵌入式内存在测试模式下是否工作正常。6.如权利要求1所述的片上系统，其中该外部装置在测试模式下分析经由该寄存器装置和该存取测试端口而从该嵌入式内存中所读取出的数据，以确定该数据是否为错误数据，或者在除错模式下经由该寄存器装置和该存取测试端口将数据写入到该嵌入式内存中，以覆盖该错误数据。7.一种片上系统的测试方法，该方法包含下列步骤从外部装置经由片上系统中的联合测试行动组控制器中的存取测试端口，将第一测试信号输入到该片上系统；响应该第一测试信号，该联合测试行动组控制器发出第一控制信号；响应该第一控制信号并且根据该第一测试信号所载有的地址信息而执行数据写入操作，以将数据写入到该片上系统中的嵌入式内存中；根据该地址信息而执行读取该嵌入式内存的数据读取操作，并经由该存取测试端口将从该嵌入式内存中所读取出的数据输出到该外部装置中；以及利用该外部装置对从该嵌入式内存中所读取出的数据进行分析。8.如权利要求7所述的方法，其中响应第二测试信号发出的第二控制信号，该联合测试行动组控制...

【专利技术属性】
技术研发人员：史蒂夫吉亚赖尔，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]