一种基于预处理和简化存储的极化码译码器、译码方法、电子设备及计算机可读存储介质技术

本发明专利技术公开了一种基于预处理和简化存储的极化码译码器，包括：包括依次连接的SC译码模块、路径度量值计算模块、路径度量值排序模块、路径扩展与缓存模块、剪枝模块和部分和计算模块。本发明专利技术的基于预处理和简化存储的极化码译码器利用预处理和树形流水结构等简化方法，设计出的硬件复杂度小，译码延时低，误码率低，硬件面积低，从而能够提高译码性能。从而能够提高译码性能。从而能够提高译码性能。

【技术实现步骤摘要】
一种基于预处理和简化存储的极化码译码器、译码方法、电子设备及计算机可读存储介质


[0001]本专利技术属于通信
，具体涉及一种基于预处理和简化存储的极化码译码器、译码方法、电子设备及计算机可读存储介质。

技术介绍

[0002]在通信系统中，信息的正确传递是最基本的一个问题，人们最希望收到的，一定是完完全全发射方发出的原始信息码子，但是由于信息在介质中传播时，不可避免的要受到光、大气等一系列噪声的污染，所以接收方受到的信息，往往与发射方想传递的信息有很大出入。寻找解决噪声在信息传递过程中的恶劣影响的方法，成为了众多研究者工作的目标。随后，研究者们提出了一系列编译码方案，希望能在数学理论上，通过在发射端进行编码操作，对原始信息进行设计，在接收端对受到污染的经过重新设计的信息码子进行相应的译码操作，来改善通信系统的性能。
[0003]近些年来，信息的编译码问题越来越受到众多研究者的关注。但要在现如今的通信环境下，找到一种实用的编译码算法却挑战十足，具体难点如下：
[0004]要求算法有良好的通信性能：低的误码率，较高的吞吐率，合适的码率。
[0005]要求算法适合工程实现：较低的硬件复杂度，适中的硬件面积，较低的译码延时。
[0006]早期Reed和Solomon提出了RS(Reed
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Solomon，RS)码，其作为一类特殊的BCH(Bose Ray
‑
Chaudhuri Hocquenghem，BCH)码，有着十分优秀的译码性能，但由于其译码算法中过于复杂的迭代和搜索步骤，导致其工程实现的代价过大，所以RS码虽然性能优越，却并没有得到广泛使用。随后Robert Gallager提出了低密度校验码(Low
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density Parity
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check，LDPC)，其编译码复杂度与RS码相比相对较低，且译码性能也符合通信系统的要求，所以得到了长足的发展。而在2008年的信息理论国际研讨会(International Symposium on Information Theory，ISIT)上，土耳其教授Arikan提出了Polar码，这是人类已知的第一种能够被严格证明达到信道容量的信道编码方法，由于其对香农线的优秀的逼近能力，Polar码的编译码方案，在此后得到了空前的关注与发展。
[0007]随着5G通信的提出和发展，Polar码在与LDPC码的竞争中脱颖而出，成为为5G标准下的码字，所以其译码器的工程实现，被提上日程。
[0008]其中Arikan提出的连续消除译码算法(Successive Cancellation，SC)由于其适中的复杂度，以及适合工程实现的特点，被广大学者深入研究，并且其硬件上的实现，也随之有了一定的基础与发展。但由于SC算法本身深度优先的特点，导致其译码性能并不理想，误码率较高，硬件利用率较低。所以为了提高SC译码算法的译码性能，Tal和Vardy在SC算法的基础上，提出了SCL算法，该算法是基于广度优先的策略，大大提高了译码性能，降低了误码率，但与此同时，由于其广度优先的特点，提升了计算复杂度，这也将提升硬件面积。
[0009]由于SCL算法出色的译码性能和与硬件的契合特性。现有的Polar码硬件译码器，大多是依据SCL算法设计的，而随之而来的硬件复杂度，则是众多设计者关注的侧重点。在
SCL译码算法硬件实现中，最消耗硬件面积的地方，就是SC模块中复杂的迭代公式的实现和各个阶段迭代完成之后，对得到的对数似然比的存储。现有技术大多都是根据学者们设计出的简化迭代公式，完成译码算法的迭代。尽管迭代公式已被简化，也还是带有如指数运算等不利于硬件实现，或者需要大量硬件面的数学运算。另外，在存储方面，则是选用预先设计好对数似然比的存储矩阵，来完成存储，再额外设计出迭代算法的控制模块，以及对数似然比的存储和读取的地址计算等模块来辅助完成。这些设计都会导致硬件面积的扩大，以及译码延时的提高。

技术实现思路

[0010]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于预处理和简化存储的极化码译码器、译码方法、电子设备及计算机可读存储介质。本专利技术要解决的技术问题通过以下技术方案实现：
[0011]一种基于预处理和简化存储的极化码译码器，包括依次连接的SC译码模块、路径度量值计算模块、路径度量值排序模块、路径扩展与缓存模块、剪枝模块和部分和计算模块；
[0012]所述SC译码模块，用于计算各个路径中每个译码比特对应的对数似然比；
[0013]所述路径度量值计算模块，用于根据对应路径所译比特的对数似然比，计算相应路径的路径度量值；
[0014]所述路径度量值排序模块，用于每个所述路径度量值进行排序，得到排序路径信息；
[0015]所述路径扩展与缓存模块，用于接收到排序路径信息后，将所述排序路径信息按顺序并行保存，同时按照收到的排序信息，对之前存储的路径进行复制和扩展后发送至剪枝模块；
[0016]所述剪枝模块用于对复制和扩展的路径进行剪枝，根据列表大小保留所需要的路径，并将保留的路径，发送至并行的部分和计算模块；
[0017]所述部分和计算模块用于将已经译出的码子作为输入，通过异或操作和赋值操作，则可得到相应级数的部分和信号，并将部分和信号输出至所述SC译码模块作为下一轮SC模块的选通信号，直至N次循环结束后，对得到的译码结果进行输入，其中，N为码长。
[0018]在一个具体实施方式中，所述SC译码模块为树形流水型结构，包括依次连接的第一级fg函数处理电路、第二级fg函数处理电路、第三级fg函数处理电路；
[0019]所述第一级fg函数处理电路包括四个并行的fg函数处理单元，用于接收量化好的八个对数似然比，处理后将得到的四个13位宽的内部对数似然比输出至第二级fg函数处理电路；
[0020]所述第二级fg函数处理电路包括两个并行的fg函数处理单元，用于接收四个13位宽的内部对数似然比，处理后将得到的两个14位宽的内部对数似然比输出至第三级fg函数处理电路；
[0021]所述第三级fg函数处理电路包括一个fg函数处理单元，用于接收两个14位宽的内部对数似然比，处理后将得到的一个15位宽的内部对数似然比输出至路径度量值计算模块。
[0022]在一个具体实施方式中，每个所述fg函数处理单元均包括：一个fg函数运算电路、延时器、第一选择器和第二选择器；
[0023]所述fg函数运算电路的f函数输出端连接延时器输入端、fg函数运算电路的g函数输出端连接第一选择器；所述延时器输出端和所述第一选择器输出端连接第二选择器输入端。
[0024]在一个具体实施方式中，fg函数运算电路包括：第一符号剥离电路、第二符号剥离电路、第一异或门、第二异或门、第三选择器、加减法电路；
[0025]所述第一符号剥离电路用于对量化好的对数似然比a进行符号位和模值位的分离得到符号位sign(a)和模值mag(a本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于预处理和简化存储的极化码译码器，其特征在于，包括依次连接的SC译码模块、路径度量值计算模块、路径度量值排序模块、路径扩展与缓存模块、剪枝模块和部分和计算模块；所述SC译码模块，用于计算各个路径中每个译码比特对应的对数似然比；所述路径度量值计算模块，用于根据对应路径所译比特的对数似然比，计算相应路径的路径度量值；所述路径度量值排序模块，用于对每个所述路径度量值进行排序，得到排序路径信息；所述路径扩展与缓存模块，用于接收到排序路径信息后，将所述排序路径信息按顺序并行保存，同时按照收到的排序信息，对之前存储的路径进行复制和扩展后发送至剪枝模块；所述剪枝模块用于对复制和扩展的路径进行剪枝，根据列表大小保留所需要的路径，并将保留的路径，发送至并行的部分和计算模块；所述部分和计算模块用于将已经译出的码子作为输入，通过异或操作和赋值操作，则可得到相应级数的部分和信号，并将部分和信号输出至所述SC译码模块作为下一轮SC译码模块的选通信号，直至N次循环结束后，对得到的译码结果进行输入，其中，N为码长。2.根据权利要求1所述的基于预处理和简化存储的极化码译码器，其特征在于，所述SC译码模块为树形流水型结构，包括依次连接的第一级fg函数处理电路、第二级fg函数处理电路、第三级fg函数处理电路；所述第一级fg函数处理电路包括四个并行的fg函数处理单元，用于接收量化好的八个对数似然比，处理后将得到的四个13位宽的内部对数似然比输出至第二级fg函数处理电路；所述第二级fg函数处理电路包括两个并行的fg函数处理单元，用于接收四个13位宽的内部对数似然比，处理后将得到的两个14位宽的内部对数似然比输出至第三级fg函数处理电路；所述第三级fg函数处理电路包括一个fg函数处理单元，用于接收两个14位宽的内部对数似然比，处理后将得到的一个15位宽的内部对数似然比输出至路径度量值计算模块。3.根据权利要求2所述的基于预处理和简化存储的极化码译码器，其特征在于，每个所述fg函数处理单元均包括：一个fg函数运算电路、延时器、第一选择器和第二选择器；所述fg函数运算电路的f函数输出端连接延时器输入端、fg函数运算电路的g函数输出端连接第一选择器；所述延时器输出端和所述第一选择器输出端连接第二选择器输入端。4.根据权利要求3所述的基于预处理和简化存储的极化码译码器，其特征在于，fg函数运算电路包括：第一符号剥离电路、第二符号剥离电路、第一异或门、第二异或门、第三选择器、加减法电路；所述第一符号剥离电路用于对量化好的对数似然比a进行符号...

【专利技术属性】
技术研发人员：詹克宇，曾中超，孙岳，
申请(专利权)人：西安万宏电子科技有限公司，
类型：发明
国别省市：