具有先入先出电路的半导体装置制造方法及图纸

本发明专利技术描述包含先入先出电路的设备。一种实例设备包含：先入先出电路，其包含串联耦合的第一锁存器、第二锁存器及逻辑电路。所述第一锁存器接收第一数据且响应于第一输入指针信号锁存所述第一数据。所述第二锁存器接收来自所述第一锁存器的所述经锁存第一数据且响应于具有不同于所述第一输入指针信号的相位且因此提供第二数据的第二输入指针信号锁存所述经接收的第一数据。所述逻辑电路接收所述第二数据及输出指针信号且响应于所述输出指针信号进一步提供输出数据。针信号进一步提供输出数据。针信号进一步提供输出数据。

【技术实现步骤摘要】
【国外来华专利技术】具有先入先出电路的半导体装置

技术介绍

[0001]高数据可靠性、高速存储器存取、低功耗及减小的芯片大小为半导体存储器所需的特征。近年来，已经引入三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)且使用穿衬底通孔(TSV)互连芯片而形成。3D存储器装置的益处包含：较短互连件，其降低电路延迟及功耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及明显更小的占用面积。因此，3D存储器装置促成更高存储器存取速度、更低功耗及芯片大小降低。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。
[0002]例如，高带宽存储器(HBM)是包含高性能DRAM接口芯片及垂直堆叠DRAM芯片的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每芯片两个128位通道，总计八个输入/输出通道及总共1024位的宽度。HBM的接口(IF)芯片提供具有八个输入/输出通道的接口，所述八个输入/输出通道彼此独立运作。在HBM中，经由穿衬底通孔(TSV)的芯片之间(例如，接口芯片与核本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种设备，其包括：输入端子，其被供应输入信号；第一锁存器及第二锁存器，其串联耦合于所述输入端子与第一节点之间，所述第一锁存器经配置以由第一输入指针信号控制，且所述第二锁存器经配置以由第二输入指针信号控制；第三锁存器及第四锁存器，其串联耦合于所述输入端子与第二节点之间，所述第三锁存器经配置以由第三输入指针信号控制，所述第四锁存器经配置以由第四输入指针信号控制，所述第三输入指针信号的相位不同于所述第一输入指针信号的相位，且所述第四输入指针信号的相位不同于所述第二输入指针信号的相位；第一电路，其经耦合到所述第一节点且经配置以由第一输出指针信号控制；及第二电路，其经耦合到所述第二节点且经配置以由第二输出指针信号控制，所述第二输出指针信号的相位不同于所述第一输出指针信号的相位。2.根据权利要求1所述的设备，其中所述第一输入指针信号及所述第三输入指针信号的所述相位经控制使得所述第一锁存器经配置以锁存所述输入信号且此后，所述第三锁存器经配置以锁存所述输入信号；及其中所述第二输入指针信号及所述第四输入指针信号的所述相位经控制使得所述第二锁存器经配置以锁存所述第一锁存器的输出信号且此后，所述第四锁存器经配置以锁存所述第二锁存器的输出信号。3.根据权利要求2所述的设备，其中所述第一输出指针信号及所述第二输出指针信号的所述相位经控制使得所述第一电路经配置以提供所述第二锁存器的输出信号且此后，所述第二电路经配置以提供所述第四锁存器的输出信号。4.根据权利要求3所述的设备，其中所述第一电路及所述第二电路为逻辑NAND电路，且其中所述第一输出指针信号及所述第二输出指针信号的脉冲宽度等于一个时钟循环，且其中所述第一输入指针信号及所述第二输入指针信号具有基本上等于所述时钟循环的一半的脉冲宽度。5.根据权利要求1所述的设备，其进一步包括耦合到所述第一电路及所述第二电路且经配置以组合所述第一电路及所述第二电路的输出以提供输出信号的第三电路。6.根据权利要求5所述的设备，其中所述第一电路、所述第二电路及所述第三电路为逻辑NAND电路。7.根据权利要求1所述的设备，其中所述第一输入指针信号、所述第二输入指针信号、所述第三输入指针信号及所述第四输入指针信号以及所述第一输出指针信号及所述第二输出指针信号的所述相位经控制以使所述第一锁存器、所述第二锁存器、所述第三锁存器及所述第四锁存器及所述第一电路及所述第二电路对所述输入信号执行先入先出FIFO运算。8.一种设备，其包括：第一多个FIFO电路，其经配置以接收数据的多个对应位、第一输入指针信号、第二输入
指针信号及第一输出指针信号，且经进一步配置以响应于所述第一输入指针信号、所述第二输入指针信号及所述第一输出指针信号提供第一锁存数据的多个对应位；第二多个FIFO电路，其经配置以接收数据的所述多个对应位及第三输入指针信号、第四输入指针信号及第二输出指针信号，且经进一步配置以响应于所述第三输入指针信号、所述第四输入指针信号及所述第二输出指针信号提供第二锁存数据的多个对应位；及数据总线反相DBI计算器电路，其经配置以接收所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位，且经进一步配置以提供当前DBI计算结果信号，其中所述第一多个FIFO电路的每一FIFO电路包含：输入电路，其经配置以接收所述数据的对应位及所述第一输入指针信号及所述第二输入指针信号，且经进一步配置以响应于所述第一输入指针信号及所述第二输入指针信号锁存所述数据的所述对应位以提供所述第一锁存数据的对应位；位反相器，其经配置以接收所述第一锁存数据的所述对应位及所述当前DBI计算结果信号，且经配置以响应于所述当前DBI计算结果信号提供具有或不具有反相的所述第一锁存数据的所述对应位作为位反相器输出信号；及逻辑电路，其经耦合到所述位反相器，且经配置以响应于所述第一输出指针信号提供所述位反相器输出信号。9.根据权利要求8所述的设备，其中所述输入电路包含：第一锁存电路，其经配置以接收所述数据的所述对应位及所述第一输入指针信号，经配置以响应于所述第一输入指针信号锁存所述数据的所述对应位且经进一步配置以提供所述经锁存对应位；多路复用器，其经配置以接收控制代码、来自所述第一锁存电路的所述数据的所述经锁存对应位及来自所述第一多个FIFO电路的另一FIFO电路的另一第一锁存电路的紧接着所述数据的所述对应位的锁存位，且经进一步配置以响应于所述控制代码选择数据...

【专利技术属性】
技术研发人员：成井诚司，海老原有希，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：