用于嵌入式存储器和计算元件的错误检测和控制的系统和方法技术方案

本申请公开了用于嵌入式存储器和计算元件的错误检测和控制的系统和方法。公开了装置，这些装置包括具有用于高速缓存存储器或共享存储器的错误检测校正逻辑的图形处理单元、图形多处理器或图形处理器。在一个实施例中，图形多处理器包括用于存储数据的高速缓存或本地存储器、以及与该高速缓存或本地存储器集成或耦合至该高速缓存或本地存储器的错误检测校正电路。错误检测校正电路配置成对高速缓存或本地存储器的数据执行标签读取以校验错误检测校正信息。误检测校正信息。误检测校正信息。

【技术实现步骤摘要】
用于嵌入式存储器和计算元件的错误检测和控制的系统和方法
[0001]本专利申请与以下申请有关且根据35 U.S.C.119要求以下申请的权益和优先权：由Vasanth Ranganathan等在2019年11月15日提交的、题为“用于嵌入式存储器和计算元件的错误检测和控制的系统和方法(SYSTEMS AND METHODS FOR ERROR DETECTION AND CONTROL FOR EMBEDDED MEMORY AND COMPUTE ELEMENTS)”、代理人案卷号为AC5169-Z的美国临时申请第62/935773号，该申请的内容通过引用结合在此。


[0002]实施例总体上关于数据处理，更具体地关于经由具有用于嵌入式存储器和计算元件的错误检测和控制的通用图形处理单元进行的数据处理。

技术介绍

[0003]当前的并行图形数据处理包括被开发成对图形数据执行特定操作的系统和方法，这些特定操作诸如例如，线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统意义上而言，图形处理器使用固定功能计算单元来处理图形数据。然而，更最近地，已使图形处理器的多个部分可编程，使得此类处理器能够支持更广泛种类的操作以处理顶点数据和片段数据。
[0004]为了进一步提升性能，图形处理器典型地实现诸如流水线化的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMT架构中，成组的并行线程尝试尽可能频繁地一起同步地执行程序指令以增加处理效率。可在Shane Cook的“CUDA编程”第3章第37-51页(2013年)中找到用于SIMT架构的软件和硬件的总体概述。
附图说明
[0005]因此，为了可详细地理解上文陈述的当前实施例的特征的方式，可参照实施例进行对上文简要概述的实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，应注意的是，所附附图仅图示典型实施例，并且因此不应视为限制实施例的范围。
[0006]图1是图示配置成用于实现本文中描述的实施例的一个或多个方面的计算机系统的框图；
[0007]图2A-图2D图示并行处理器组件；
[0008]图3A-图3C是图形多处理器和基于多处理器的GPU的框图；
[0009]图4A-图4F图示在其中多个GPU通信地耦合至多个多核处理器的示例性架构；
[0010]图5图示图形处理流水线；
[0011]图6图示机器学习软件栈；
[0012]图7图示通用图形处理单元；
[0013]图8图示多GPU计算系统；
[0014]图9A-图9B图示示例性深度神经网络的层；
[0015]图10图示示例性递归神经网络；
[0016]图11图示深度神经网络的训练和部署；
[0017]图12A是图示分布式学习的框图；
[0018]图12B是图示可编程网络接口和数据处理单元的框图；
[0019]图13图示适于使用经训练的模型执行推断的示例性推断芯片上系统(SOC)；
[0020]图14是处理系统的框图；
[0021]图15A-图15C图示计算系统和图形处理器；
[0022]图16A-图16C图示附加的图形处理器和计算加速器架构的框图；
[0023]图17是图形处理器的图形处理引擎的框图；
[0024]图18A-图18B图示包括在图形处理器核中采用的处理元件阵列的线程执行逻辑；
[0025]图19图示附加执行单元；
[0026]图20是图示图形处理器指令格式的框图；
[0027]图21是附加的图形处理器架构的框图；
[0028]图22A-图22B图示图形处理器命令格式和命令序列；
[0029]图23图示用于数据处理系统的示例性图形软件架构；
[0030]图24A是图示IP核开发系统的框图；
[0031]图24B图示集成电路封装组件的横截面侧视图；
[0032]图24C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片(例如，基础管芯)；
[0033]图24D图示包括可互换小芯片的封装组件；
[0034]图25是图示示例性芯片上系统集成电路的框图；
[0035]图26A-图26B是图示用于在SoC内使用的示例性图形处理器的框图；
[0036]图27图示根据实施例的方法2700，该方法2700具有用于图形处理单元、图形多处理器或图形处理器的高速缓存存储器或共享存储器的错误校验机制的示例性操作序列。
[0037]图28图示根据一个实施例的错误检测和校正电路2800的框图，该错误检测和校正电路2800与图形处理单元、图形多处理器、图形处理器或芯片上系统一起在芯片上。
[0038]图29A图示根据一个实施例的集成电路封装组件，该集成电路封装组件包括在GPU小芯片上的堆叠式存储器结构。
[0039]图29B图示根据一个实施例的集成电路封装组件，该集成电路封装组件包括在GPU小芯片上的堆叠式存储器结构。
[0040]图30图示根据实施例的计算机实现的方法3000，该计算机实现的方法3000具有用于收集图形处理单元、图形多处理器或图形处理器的错误信息并检测图形处理单元、图形多处理器或图形处理器的重复存储器结构的示例性操作序列。
[0041]在另一实施例中，图31图示计算机实现的方法，该计算机实现的方法具有用于经由禁用某个控制流(即，硬件FSM、微控制器等的控制流)来移除出错的处理资源(例如，计算元件、处理单元、处理引擎、执行资源、执行单元(EU)508A-N、509A-N、600、852A-B、流处理器、流式多处理器(SM)、图形多处理器325、350、多核组1965A-1965N、计算单元、图形核后的
计算单元、逻辑单元、功能单元、FPU等)的示例性操作序列。
[0042]在另一实施例中，图32图示计算机实现的方法，该计算机实现的方法具有用于使用奇偶检验或ECC来检测存储器元件(例如，高速缓存、L1高速缓存、L2高速缓存、共享存储器)处的错误并将错误信息传播到处理资源(例如，计算元件、处理单元、处理引擎、执行资源、执行单元(EU)508A-N、509A-N、600、852A-B、流处理器、流式多处理器(SM)、图形多处理器325、350、多核组1965A-1965N、计算单元、图形核的计算单元、逻辑单元、功能单元、FPU等)的示例性操作序列。DETAILED DESCRIPTION
[0043]图形处理单元(GPU)通信地耦合至主机/处理器核以加速例如图形操作、机器学习操作、模式分析操作、和/或各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理器/核。替代地，GPU可与核集成在同一封装或芯片上，并本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图形多处理器，包括：高速缓存或本地存储器，用于存储数据；以及错误检测校正电路，与所述高速缓存或本地存储器集成或耦合至所述高速缓存或本地存储器，所述错误检测校正电路配置成对所述高速缓存或本地存储器的数据执行标签读取以校验错误检测校正信息。2.如权利要求1所述的图形多处理器，其中，所述错误检测校正信息包括奇偶校验信息。3.如权利要求2所述的图形多处理器，其中，所述错误检测校正电路进一步配置成判定所述奇偶校验信息是否指示错误条件。4.如权利要求3所述的图形多处理器，其中，所述错误检测校正电路进一步配置成：当所述奇偶校验信息指示错误条件时，基于在所述高速缓存或共享存储器中被修改且也在主存储器中被修改来判定所述高速缓存或共享存储器的、与所述奇偶校验信息相关联的数据是否是干净的。5.如权利要求4所述的图形多处理器，其中，如果与所述奇偶校验信息相关联的数据不是干净的，则致命错误条件被报告。6.如权利要求4所述的图形多处理器，其中，如果与所述奇偶校验信息相关联的数据是干净的，则所述数据在所述高速缓存或本地存储器中被无效，并且所述数据从主存储器被取出。7.如权利要求1所述的图形多处理器，其中，所述高速缓存或本地存储器包括嵌入式动态随机存取存储器DRAM。8.如权利要求1所述的图形多处理器，其中，所述高速缓存或本地存储器包括与所述图形多处理器一起位于芯片上或管芯上的第一级高速缓存或第二级高速缓存。9.一种用于高速缓存存储器或共享存储器的错误校验机制的计算机实现的方法，包括：利用图形处理单元、图形多处理器或图形处理器的所述高速缓存存储器或共享存储器的错误检测和校正逻辑对所述高速缓存存储器或共享存储器的数据执行标签读取以校验奇偶校验信息；以及判定所述奇偶校验信息是否指示错误条件。10.如权利要求9所述的计算机实现的方法，进一步包括：当所述奇偶校验信息指示错误条件时，基于在所述高速缓存存储器或共享存储器中被修改且也在...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：