高速缓冲存储器和高速缓冲存储器控制方法技术

本发明专利技术的高速缓冲存储器，具有：通路（０）～通路（３），对每个高速缓冲项目存储表示有无访问的使用标志Ｕ；以及控制部，在命中时，将与该高速缓冲项目相对应的使用标志Ｕ更新为有访问，此时组内的其他全部的使用标志表示有访问的情况下，将组内的其他全部的使用标志复位为无访问，从与表示无访问的使用标志Ｕ相对应的高速缓冲项目中选择置换对象的高速缓冲项目。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于使处理器的存储器访问高速化的高速缓冲存储器及其控制方法。
技术介绍
作为现有的用于置换高速缓冲存储器的项目(entry)的算法，已知有LRU(Least Recently Used，最近最少使用)方式和FIFO(First In First Out即，先入先出)方式。LRU方式是将高速缓冲项目中的、访问顺序最早的项目决定为置换对象的方法。该LRU方式是，例如在日本专利特开2000-47942号公报等中公开的高速缓冲存储器中也采用的最一般的置换算法。但是，用LRU方式的算法进行置换时，需要对各项目的表示访问顺序的数据的存储部、和更新它的复杂电路等，因此，存在硬件规模变大的问题。例如，在全关联(full associative)式的高速缓冲存储器具有(2的k次方)个项目的情况下，作为表示访问顺序的数据，每个项目需要k位。此外，在N路集联的情况下，若通路(way)数N＝8，则作为表示防问顺序的信息，需要(通路数＝8)×(最低3位)×(组数)，存在存储访问顺序数据的存储部(寄存器或RAM)和更新访问顺序数据的电路规模很大的问题。
技术实现思路
本专利技术的目的在于提供一种高速缓冲存储器，用更少的硬件规模实现能够得到与LRU方式同等的命中率的置换控制。为了达到上述目的，本专利技术的高速缓冲存储器，具有存储单元，对保持成为高速缓冲的单位的数据的每个高速缓冲项目，存储表示有无访问的1位的访问信息；以及，选择单元，从与表示无访问的访问信息相对应的高速缓冲项目中，选择置换对象的高速缓冲项目。上述选择装置也可以具有这样的结构，即从与表示无访问的访问信息相对应的高速缓冲项目中，随机或循环式地选择1个高速缓冲项目。根据该结构，由于不对每个高速缓冲项目存储现有的LRU方式中的表示访问顺序的数据，而是存储单元对每个高速缓冲项目存储着能用1位表现的访问信息，因此，能够削减它的存储容量，能够削减硬件规模。此外，选择单元通过选择与表示无访问的访问信息相对应的高速缓冲项目的1个，来简单地决定置换对象，并且，与现有的LRU相比，也能够得到大致相同的命中率。在此，上述高速缓冲存储器也可以是还具有更新单元的结构，该更新单元在命中了高速缓冲项目时，将与该高速缓冲项目相对应的访问信息更新为有访问，在此时与其他全部的高速缓冲项目相对应的访问信息表示有访问的情况下，将与其他全部的高速缓冲项目相对应的访问信息复位为无访问。这样，由于能够将现有的更新访问顺序数据的复杂电路置换为更新访问信息的简单的标志更新电路，因此，能够进一步较大地降低硬件规模。在此，上述更新单元还可以进一步构成为，在上述复位时，将与上述命中的高速缓冲项目相对应的访问信息复位为无访问。在此，也可以是，上述存储单元还对每个高速缓冲项目存储表示是否是在高速缓冲项目中刚存储了数据后的新状态的新信息；上述更新单元还在命中了高速缓冲项目时，将与该高速缓冲项目相对应的新信息复位成表示不是新状态；上述选择单元从与表示无访问的访问信息相对应、且与表示不是新状态的新信息相对应的高速缓冲项目中，选择置换对象的高速缓冲项目。在此，也可以是这样结构，在不存在与表示无访问的访问信息相对应、且与表示不是新状态的新信息相对应的高速缓冲项目的情况下，上述选择单元无视新信息，而选择置换对象的高速缓冲项目。在此，也可以是这样结构。在仅存在与表示有访问的访问信息相对应、或者与表示是新状态的新信息相对应的高速缓冲项目的情况下，上述选择单元无视新信息，而选择置换对象的高速缓冲项目。根据该结构，能够防止置换后一次也没访问过的新状态的高速缓冲项目被置换。此外，本专利技术的高速缓冲存储器的控制方法是具有对每个高速缓冲存储器的高速缓冲项目存储表示有无访问的访问信息的存储部的高速缓冲存储器的控制方法，其包括检测步骤，检测出高速缓冲命中和失败；第一更新步骤，将与检测到已命中的高速缓冲项目相对应的访问信息更新为有访问；判定步骤，判定与除了被检测到已命中的高速缓冲项目以外的其他全部的高速缓冲项目相对应的访问信息是否表示有访问；第二更新步骤，在判定步骤的判定结果是肯定的情况下，将与其他全部的高速缓冲项目相对应的访问信息更新为表示无访问；选择步骤，在检测到已失败时，从与表示无访问的访问信息相对应的高速缓冲项目中选择置换对象的高速缓冲项目。如上所述，根据本专利技术的高速缓冲存储器，能够削减硬件规模，并且实现与现有的LRU方式相当的命中率。附图说明图1是表示本专利技术的第一实施方式中的包括处理器、高速缓冲存储器和存储器的概略结构的方框图。图2是表示高速缓冲存储器结构的方框图。图3是表示高速缓冲项目的位结构的说明图。图4是表示控制部结构的方框图。图5是表示标志的更新例的说明图。图6是表示标志更新处理流程的图。图7是表示示出标志管理部的输入输出逻辑的真值表的图。图8是表示标志管理部的电路例的图。图9是表示置换处理流程的图。图10是表示变形例中的标志的更新例的说明图。图11是表示变形例中的标志更新处理流程的图。图12A是表示变形例中的选择处理的其他例的图。图12B是表示变形例中的选择处理的其他例的图。图13是表示本专利技术的第二实施方式中的高速缓冲存储器结构的方框图。图14是表示高速缓冲项目的位结构的说明图。图15是表示控制部结构的方框图。图16是表示置换处理流程的图。图17是表示标志更新处理流程的图。具体实施例方式(第一实施方式)<整体结构> 图1是表示本专利技术的第一实施方式中的包括处理器1、高速缓冲存储器3和存储器2的系统概略结构的方框图。如该图所示，本专利技术的高速缓冲存储器3设置在具有处理器1和存储器2的系统中，作为置换算法，使用简化了LRU方式的近似模拟的LRU方式。在本实施方式中，作为模拟的LRU方式，采用了对每个高速缓冲项目，仅用1位表现表示高速缓冲项目的访问顺序的数据，从该位是0的高速缓冲项目中选择1个置换(replace)对象项目的方式。<高速缓冲存储器的结构> 以下，作为高速缓冲存储器3的具体例，说明在4路集联方式的高速缓冲存储器中适用了上述模拟LRU时的结构。图2是表示高速缓冲存储器3的结构例的方框图。如该图所示，高速缓冲存储器3具有地址寄存器20、解码器30、4个通路31a～31d(以下简称通路0～3)、4个比较器32a～32d、4个“与”电路33a～33d、“或”电路34、选择器35、选择器36、分路器37和控制部38。地址寄存器20是保持对存储器2的访问地址的寄存器。该访问地址是32位。如该图所示，按照从最高位的位开始的顺序，访问地址包括21位的标签地址、4位的组索引(图中的SI)、5位的字索引(图中的WI)。在此，标签地址指的是映射到通路上的存储器中的区域(其大小为组数×块)。该区域的大小可以是由比标签地址低位的地址位(A10～A0)决定的大小即2k字节，也是1个通路的大小。组索引(SI)指的是跨越通路0～3的多个组之一。由于组索引是4位，因此该组数是16组。用标签地址和组索引确定的块是置换单位，在存储于高速缓冲存储器中的情况下，被称作线数据或线。线数据的大小是由比组索引低位的地址位决定的大小即128字节。若设1字为4字节，则1线数据是32字。字索引(WI)指的是构成线数本文档来自技高网...

【技术保护点】
一种高速缓冲存储器，其特征在于，具有：存储单元，对保持成为高速缓冲的单位的数据的每个高速缓冲项目，存储表示有无访问的１位的访问信息；以及，选择单元，从与表示无访问的访问信息相对应的高速缓冲项目中，选择置换对象的高速缓冲项目。

【技术特征摘要】
【国外来华专利技术】JP 2003-9-19 327032/20031.一种高速缓冲存储器，其特征在于，具有存储单元，对保持成为高速缓冲的单位的数据的每个高速缓冲项目，存储表示有无访问的1位的访问信息；以及，选择单元，从与表示无访问的访问信息相对应的高速缓冲项目中，选择置换对象的高速缓冲项目。2.如权利要求1所述的高速缓冲存储器，其特征在于，上述选择单元从与表示无访问的访问信息相对应的高速缓冲项目中，随机地选择1个高速缓冲项目。3.如权利要求1所述的高速缓冲存储器，其特征在于，上述选择单元从与表示无访问的访问信息相对应的高速缓冲项目中，循环式地选择1个高速缓冲项目。4.如权利要求1所述的高速缓冲存储器，其特征在于，上述高速缓冲存储器还具有更新单元，该更新单元在命中了高速缓冲项目时，将与该高速缓冲项目相对应的访问信息更新为有访问，在此时与其他全部的高速缓冲项目相对应的访问信息表示有访问的情况下，将与其他全部的高速缓冲项目相对应的访问信息复位为无访问。5.如权利要求4所述的高速缓冲存储器，其特征在于，上述更新单元还在上述复位时，将与上述命中的高速缓冲项目相对应的访问信息复位为无访问。6.如权利要求5所述的高速缓冲存储器，其特征在于，上述存储单元还对每个高速缓冲项目存储表示是否是从存储器向高速缓冲项目中刚存储了数据后的新状态的新信息；上述更新单元还在命中了高速缓冲项目时，将与该高速缓冲项目相对应的新信息复位成表示不是新状态；上述选择单元从与表示无访问的访问信息相对应的高速缓冲项目中，优先与表示不是新状态的新信息相对应的高速缓冲项目，来选择置换对象的高速缓冲项目。7.如权利要求6所述的高速缓冲存储器，其特征在于，在不存在与表示无访问的访问信息相对应、且与表示不是新状态的新信息相对应的高速缓冲项目的情况下，上述选择单元无视新信息，而选择置换对象的高速缓冲项目。8.如权利要求6所述的高速缓冲存储器，其特征在于，在仅存在与表示有访问的访问信息相对应、或者与表示是新状态的新信息相对应的高速缓冲项目的情况下，上述选择单元无视新信息，而选择置换对象的高速缓冲项目。9.如权利要求1所述的高速缓冲存储器，其特征在于，上述高速缓冲存储器是集联方式，其还具有更新单元，该更新单元在命中了高速缓冲项目时，将与该高速缓冲项目相对应的访问信息更新为有访问，此时与该高速缓冲项目同一组内的其他全部的高速缓冲项目相对应的访问信息表示有访问的情况下，将与上述同一组内的其他全部的高速缓冲项目相对应的访问信息复位为无访问。10.如权利要求9所述的高速缓冲存储器，其特征在于，上述更新单元还在上述复位时，将与上述命中高速缓存的高速缓冲项目相对应的访问信息复位为无访问。11.如权利要求10所述的高速缓冲存储器，其特征在于，上述存储单元还对每个高速缓冲项目存储表示是否是在高速缓冲项目中刚存储了数据后的新状态的新信息；上述更新单元还在命中了高速缓冲项目时，将与该高速缓冲项目相对应的新信息复位成表示不是新状态；上述选择单元从与表示无访问的访问信息相对应、且与表示新状态的新信息相对应的上述同一组内的高...

【专利技术属性】
技术研发人员：田中哲也，中西龙太，清原督三，森下广之，近村启史，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]