高速缓冲存储器及其控制方法技术

本发明专利技术的高速缓冲存储器为Ｎ－路组联方式的高速缓冲存储器，包括：控制寄存器，示出Ｎ个通路中的１个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新，上述控制单元对由控制寄存器所示出的激活通路以外的通路至少限制置换。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于提高处理器的内存存取速度的。
技术介绍
以往，高速缓冲存储器被广泛应用于缩短主存储装置的存取时间和提高处理器的处理能力。例如(日本)特开平6-266620号公报等公开的高速缓冲存储器，将主内存中的块单位数据保存在各项目，并通过该项目，进行数据的传输控制和互斥控制，该数据对应于来自进行多任务处理的处理单元的存取。该高速缓冲存储器在结构上，根据对每个项目设置任务识别信息注册部，该任务识别信息注册部对处理单元的各任务的识别信息进行注册，该处理单元是将在项目中保存的块作为互斥控制的对象而设置的。该高速缓冲存储器以任务单位，进行项目中保存的块的互斥控制及该互斥控制的设置和解除。根据该高速缓冲存储器，谋求高效进行多任务处理中的互斥控制、消除任务间共享的数据的矛盾。但是，上述已有技术中的高速缓冲存储器中存在这样一个问题，即随着处理器的任务切换，高速缓冲存储器的命中率会受到不在运行中的其他任务的影响。例如，在任务A的指令串(或数据)被存放在高速缓冲存储器的状态下，当从运行任务A被切换到运行任务B时，由于任务B的运行，高速缓冲存储器中的任务A的指令串(或数据)被逐出。而问题是，若任务A的指令串(或数据)从高速缓冲存储器被逐出，则再次运行任务A时，将发生高速缓存缺失。尤其是对于压缩声音数据及压缩图像数据的解码/编码处理等需要实时性的处理中，由于上述任务切换带来的其他任务的影响，导致任务切换后高速缓存的置换处理侵占任务的分配时间，无法确保所需的处理时间，从而造成损害实时性或无法确定处理时间的问题。
技术实现思路
本专利技术提供一种高速缓冲存储器，其目的在于防止高速缓冲存储器接受任务切换带来的其他任务的影响，并简便地确保任务的实质处理时间。为了达到上述目的，根据本专利技术的高速缓冲存储器是N-路组联方式的高速缓冲存储器，其特征在于，包括控制寄存器，示出N个通路中的1个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新。根据该结构，只使由控制寄存器示出的通路激活，而且控制寄存器的内容是可以更新的，因此可以根据处理器执行的处理，动态设置激活通路。若任务和通路相对应，则可以消除这样一个现象，即，在任务切换后，所需要的数据被其他任务从高速缓冲存储器中逐出的现象。而且可以防止命中率受到任务切换带来的影响。结果，可以简便地确保任务所需要的实质处理时间。在此，上述控制单元可以采取这样一个结构即对由控制寄存器示出的激活通路以外的通路(称为非激活通路)，至少限制置换。根据该结构，对于非激活通路，至少限制置换。即，对于非激活通路，可以设为完全禁用，也可以只将置换设为禁用。在后者的情况下，对高速缓冲存储器的读/写不受限制，因此能够防止命中率降低，并且能有效利用非激活通路。这里，也可以采用这样一个结构上述高速缓冲存储器还包括标记保持单元，对每个通路设置，并将高速缓存数据的地址作为标记保持；以及N个比较单元，通过比较标记地址和N个标记，判定是命中还是非命中，该标记地址是由处理器输出的内存存取地址的高位部分，该N个标记是由标记保持单元输出的标记，上述控制单元将与控制寄存器示出的激活通路以外的通路对应的比较单元设为禁用。根据该结构，由于将与非激活通路对应的比较单元设为禁用，所以能够减少比较单元的耗电量。在此，也可以采用这样一个结构上述控制单元还对与控制寄存器示出的激活通路以外的通路对应的高速缓存地址保持单元，将向比较单元的标记输出设为禁用。根据该结构，由于与非激活通路对应的标记输出和比较单元被设为禁用，所以能够减少标记保持单元的耗电量。这里，可以采用这样一个结构上述控制单元当由处理器输出内存存取地址时，控制比较单元对该存取地址最多进行两次标记比较，在第一次标记比较中，将与由控制寄存器示出的激活通路以外的通路对应的比较单元设为禁用，当第一次标记比较中被判定为非命中时，不将与激活通路以外通路对应的比较单元设为禁用，使之进行第二次标记比较。根据该结构，在第一次标记比较中的命中率越高，越能减少比较单元的耗电量，并且当第一次标记比较中非命中时进行第二次标记比较，所以也可以有效利用非激活通路的高速缓存数据。这里，也可以采用这样一个结构上述控制单元在上述第二次标记比较中，将与激活通路对应的比较单元设为禁用。根据该结构，由于在第二次比较中只有对应于非激活通路的比较单元进行标记比较，所以可以进一步减少耗电量。在此，也可以采用这样一个结构上述控制单元对由控制寄存器示出的激活通路以外的通路，禁止其状态的更新。根据该结构，例如禁止表示非激活通路状态的标志类的更新，从而能够防止对非激活通路的任务切换带来的影响。这里，也可以采用这样一个结构上述控制单元对由控制寄存器示出的激活通路以外的通路，禁止表示其存取顺序信息的更新。根据该结构，由于禁止表示存取顺序的信息的更新，所以在被分配到激活通路的任务非命中的情况下，置换顺序不能因更新单元的更新而变化。在此，也可以采用这样一个结构上述高速缓冲存储器还包括重置单元，当控制寄存器的内容被上述更新单元更新时，将表示对通路的存取顺序的信息进行重置。再者，也可以采用这样一个结构上述表示存取顺序的信息是每个高速缓存项目的1位数据；上述高速缓冲存储器还包括寄存器，保持表示循环位置的数据，该循环位置用于以循环方式从可置换的多个通路中选择1个通路；上述重置单元，当由上述更新单元更新控制寄存器的内容时，重置上述寄存器。根据该结构，可以在分配非激活通路的任务非命中的情况下，消除对置换顺序带来的影响。这里，可以采用这样一个结构上述更新单元包括保持单元，保持每个任务的通路数据，该通路数据指定应激活的通路；以及改写单元，改写上述控制寄存器，以保持与正在运行的任务对应的通路数据。根据该结构，由于在每次切换任务时，对控制寄存器进行动态改写，所以可以使其他每个任务与激活通路相对应。在此，可以采用这样一个结构上述保持单元将上述通路数据作为内存中存储的每个任务的上下文数据的一部分而保持；上述改写单元在任务切换时，将控制寄存器中的当前任务的通路数据保留在内存，并将下一任务的通路数据从内存恢复到上述控制寄存器。根据该结构，由于OS(Operating System；操作系统)的任务切换，可以简便地实现控制寄存器的更新，而不需要大量追加高速缓冲存储器的硬件。在此，可以采用这样一个结构上述保持单元保持每个任务的上述通路数据，上述改写单元包括地址存储单元，存储内存中所存储的各任务的地址范围；判别单元，根据地址存储单元中所存储的地址范围和由处理器输出的读取指令地址，对正在运行的任务进行判别；选择单元，从上述保持单元中选择与被判别的正在运行的任务对应的通路数据；以及写入单元，将被选择的通路数据写入上述控制寄存器。根据该结构，控制寄存器的更新是通过高速缓冲存储器本身主动判断来进行的，所以对任何处理器，都能使与每个任务对应的通路激活。这里，可以采用这样一个结构上述保持单元保持每个任务的上述通路数据；上述改写单元包括选择单元，按照由处理器输出的任务编号，从上述保持单元选择与正在运行的任务对应的通路数据；以及写入单元，将被选择的通路数据写入上述控制寄存器。根据该结构，由于使用处理器输出的任务编号，所以不需要大量追加硬件，而简便地更新控制寄存本文档来自技高网...

【技术保护点】
一种Ｎ－路组联方式的高速缓冲存储器，其特征在于，包括：控制寄存器，示出Ｎ个通路中的１个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新。

【技术特征摘要】
【国外来华专利技术】JP 2003-11-12 382570/20031.一种N-路组联方式的高速缓冲存储器，其特征在于，包括控制寄存器，示出N个通路中的1个或多个通路；控制单元，使控制寄存器示出的通路激活；以及更新单元，对控制寄存器的内容进行更新。2.如权利要求1所述的高速缓冲存储器，其特征在于上述控制单元对控制寄存器示出的激活通路以外的通路，至少限制置换。3.如权利要求1所述的高速缓冲存储器，其特征在于，还包括标记保持单元，对每个通路设置，并将高速缓存数据的地址作为标记保持；以及N个比较单元，通过比较标记地址和N个标记，判定是命中还是非命中，该标记地址是由处理器输出的内存存取地址的高位部分，该N个标记是由标记保持单元输出的标记，上述控制单元将与控制寄存器示出的激活通路以外的通路对应的比较单元设为禁用。4.如权利要求3所述的高速缓冲存储器，其特征在于上述控制单元还对与控制寄存器示出的激活通路以外的通路对应的高速缓存地址保持单元，将向比较单元的标记输出设为禁用。5.如权利要求3所述的高速缓冲存储器，其特征在于上述控制单元当由处理器输出内存存取地址时，控制比较单元对该存取地址最多进行两次标记比较，在第一次标记比较中，将与由控制寄存器示出的激活通路以外的通路对应的比较单元设为禁用，当第一次标记比较中被判定为非命中时，不将与激活通路以外通路对应的比较单元设为禁用，使之进行第二次标记比较。6.如权利要求5所述的高速缓冲存储器，其特征在于上述控制单元在上述第二次标记比较中，将与激活通路对应的比较单元设为禁用。7.如权利要求2所述的高速缓冲存储器，其特征在于上述控制单元对由控制寄存器示出的激活通路以外的通路，禁止其状态的更新。8.如权利要求2所述的高速缓冲存储器，其特征在于上述控制单元对由控制寄存器示出的激活通路以外的通路，禁止表示其存取顺序信息的更新。9.如权利要求2所述的高速缓冲存储器，其特征在于，上述高速缓冲存储器还包括重置单元，当控制寄存器的内容被上述更新单元更新时，将表示对通路的存取顺序的信息进行重置。10.如权利要求9所述的高速缓冲存储器，其特征在于上述表示存取顺序的信息是每个高速缓存项目的1位数据；上述高速缓冲存储器还包括寄存器，保持表示循环位置的数据，该循环位置用于以循环方式从可置换的多个通路中选择1个通路；上述重置单元，当由上述更新单元更新控制寄存器的内容时，重置上述寄存器。11.如权利要求2所述的高速缓冲存储器，其特征在于，上述更新单元包括保持单元，保持每个任务的通路数据，该通路数据指定应激活的通路；以及改写单元，改写上述控制寄存器，以保持与正在运行的任务对应的通路数据。12.如权利要求11所述的高速缓冲存储器，其特征在于上述保持单元将上述通路数据作为内存中存储的每个任务的上下文数据的一部分而保持；上述改写单元在任务切换时，将控制寄存器中的当前任务的通路数据保留在内存，并将下一任务的通路...

【专利技术属性】
技术研发人员：田中哲也，冈林叶月，中西龙太，清原督三，山本崇夫，金子圭介，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]