用于经由总线传送打包字的电子数据处理电路以及处理数据的方法技术

一种电子数据处理电路，包括具有数据输出端的多个数据处理单元（１０ａ－ｄ，１６ａ－ｂ），至少部分该数据处理单元具有地址输出端。该数据处理单元向总线提供优先可选长度的字。安排总线控制器（２０）控制在连续的访问周期中对总线的访问。总线控制器（２０）使得来自该多个数据处理单元（１０ａ－ｄ，１６ａ－ｂ）中相应数据处理单元的多个数据字的数据比特，在同一总线周期中被组合放到数据线上。该总线控制器使得由该多个数据处理单元（１０ａ－ｄ，１６ａ－ｂ）中的该相应数据处理单元提供给该多个数据字中的相应数据字的写地址，在多个相应总线周期中被放到地址线上。优选地，调整总线线路上的数据字的时间或空间安排，以使得总线上逻辑电平改变的个数最少。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子数据处理电路，该电路包括总线和可以访问该总线的多个数据处理单元。地址/数据总线是公知的解决方案，用于允许多个数据处理单元访问共享资源，诸如存储器。传统地，一个数据处理单元每次访问总线时，将数据和相应的地址分别放到总线的数据线和地址线上。现代的数据总线是非常宽的，允许在一个总线周期中，将具有多个比特(例如64或128比特)的字放到总线上。数据处理电路不是始终使用所有这些比特，这是由于必须写的字的长度常常小于该最大字长。例如，经常使用32比特、甚至16比特数目。US专利No.6,366,984公开了如何通过对不同的字进行打包，来使用该冗余增加存储器的带宽，其中该不同的字必须从高速缓冲存储器写到主存储器的相邻地址。将打包的字在同一总线周期中并行放到数据总线的各条数据线上。如果这些数据字的跨度小于全部总线宽度，那么在从高速缓冲存储器反写更新的数据字之前，US专利No.6,366,984的电路等待。该电路将地址进行比较，以确定这些数据字的地址是否相邻。如果是，那么在一个总线周期内，打包并写这些数据字。类似地，EP 465320公开了一种写打包器(参见，例如附图说明图19中的元件301)，该写打包器收集写请求，并比较来自这些请求的地址，以确定来自不同请求的数据是否能被打包在一个总线周期中。当然，这种打包形式受总线的最大字长(数据线的数目)的限制。向跨度大于该字长的地址范围进行写操作通常包含多个总线周期，但是在这种情况下，通过使用起始地址和长度编码可以避免提供多个地址，这就使得诸如存储器的数据接收设备在内部计算来自不同总线周期的数据的相关地址。这些文献给出了可以如何减少总线周期数，这在写多个小于最大长度的数据字时是需要的。这样留出更多总线周期用于其他数据传送，使得潜在总线冲突的数量减少以及整体速度的增长。很明显，周期数的减少取决于写动作中使用的地址的邻接性。当地址不相关时，总线周期数不可能减少。在这种情况下，这些公开文献没有给出将多个字打包成更大字的依据。除了引起潜在的访问冲突，且该冲突会降低执行速度之外，地址/数据总线也引起大量的功率损耗。总线数据线和地址线必须延伸相当长的距离，这是因为它们连接至电路的不同单元。在集成电路中，总线线路通常在大部分芯片尺寸上延伸。这样，总线线路通常比电路单元的内部线路长很多。很长的总线线路意味着需要强大的驱动电路，例如，为与总线线路相关的电容充电。本专利技术的一个目的是降低在经由数据总线传递读和/或写数据中包含的功率损耗。本专利技术的另一目的是通过减少必须将新数据放到总线的数据线上的总线周期数来降低功率损耗。本专利技术的再一目的是增加用于在电子电路中的总线上传递数据的有效可用带宽。根据本专利技术第一方面的电子电路在权利要求1中提出。根据该方面，如果来自不同写或读请求的数据字的长度小于总线能够支持的最大字长，那么在同一周期中，将这些数据字一起放到总线的数据线上。根据该方面，在多个不同的周期中将与写数据相关联的写地址放到总线上，使得一个或多个数据接收电路能够使用不同的总线周期来获得与并行放到总线上的不同数据字相关联的不同地址。通常，用于写数据的一个或多个数据处理单元能够写不同长度的数据字。类似的，存储器单元可以返回不同长度的读数据。这些单元能够发信号通知字的长度。依靠通知的长度，在一个周期中组合或多或少的数据字。这样，如果一个单元产生一个字，该字具有的长度(例如64比特)能够占满整个数据总线，那么在将新数据放到数据总线上之前，输出一个地址。如果两个数据处理单元写二分之一长度的字(例如每个都是32比特)，那么在一个总线周期中，将两个字一起放到数据线上，并且，使用了具有对应于这些字的地址的两个总线周期(这些总线周期中的一个可以和将数据字放到总线上的总线周期重合)。类似的，如果四个数据处理单元写四分之一长度的字(例如每个都是16比特)，那么在一个总线周期中，将四个字一起放在数据线上，并且，使用了具有对应于这些字的地址的四个总线周期等。在一个实施例中，将地址以一种序列放到地址线上，该序列与对应字的位置具有预定的关系。这样，例如，在一个总线周期中，输出数据线上处于第一位置的四分之一字的写地址，在下一总线周期中，输出数据线上处于第二位置的四分之一字的写地址，等。在另一实施例中，可以提供信号线，以发信号通知地址对应的位置。根据本专利技术的另一方面，总线控制器选择数据线上字的位置和/或用于输出字的总线周期，使得由该字代替数据线上前一数据所需的逻辑电平改变的数目最小。这样，功率损耗最小。例如，如果在一个总线周期中，将四个四分之一字放到数据线上，可以有24种字的位置序列。优选的，总线控制器根据必须改变逻辑电平的比特数，选择位置序列。优选的，总线控制器选择的位置序列需要绝对最少的改变(即在具有四个四分之一字的所有24种可能中选择)，但是在不脱离本专利技术的情况下，总线控制器可以从更少的可能性中选择，或者只是根据一条标准作出选择，该标准是保证选择的位置序列所包含的电平改变比另一可能的序列少。这样，虽然可能没有实现绝对最少，但是降低了功率损耗。类似的，总线控制器可以选择用于将字在连续的总线周期中放到数据线上的时间序列，使得所需的转换数最少。在另一实施例中，不同的总线周期用于提供组合的字的地址，使用该不同的总线周期的一部分来提供不需要地址的数据，例如，读数据或者来自数据块的数据，其中首先将起始地址提供给该数据块，这使得数据接收单元能够在内部计算连续的地址。这会减少在给定的应用程序执行期间提供数据和地址所需的总线周期数，因此会降低与该程序相关的功率损耗。在另一实施例中，将读数据字和写数据字一起在总线上打包。响应于前一读地址，产生读数据字。因此，在该实施例中，对于一起打包的所有数据字，无需提供连续的地址。这可以用来减少用于提供地址的总线周期数，例如能够更快的将新数据放在总线上，或者提供其他的地址，诸如用于以后读运算的地址。本专利技术的这些以及其他的目的和有利方面将通过附图以非限制的形式描述。图1表示电子电路；图2表示总线接口的一部分；图3表示总线接口的另一部分；图4表示总线连接的一部分；图5a表示存储器；图5b表示另一存储器；图6表示另一电子电路；图6a表示多路复用器/驱动器；图7表示另一电子电路。图1表示电子电路，包括多个处理器10a-d，总线接口12，总线14和多个存储器16a，b。每个处理器10a-d具有地址输出端A，数据输出端D和控制输入/输出端。总线接口12将地址和数据输出端连接至总线14，存储器16a，b连接至该总线，以接收地址和数据信息。总线14包括多条地址线，多个n条数据线(例如n＝64或n＝128数据线)和控制线。为了说明起见，所示的处理器10a-d只有数据输出端，但是应该理解，它们可以有数据输入端，或者数据输入/输出端，连接至总线接口12。虽然示出了处理器10a-d，但是应该理解可以使用任意其他类型的数据处理单元。类似的，虽然为了说明起见，示出了连接至总线14的两个存储器，但是应该理解许多其他电路可以连接至总线14，不必所有都是存储器，或者可以只有一个电路连接至总线14。在运行中，处理器10a-d产生数据，并将该数据写到存储器16a，b中的存储位置上。为此，处理器10a-d产生写请求，并本文档来自技高网...

【技术保护点】
一种电子数据处理电路，所述电路包括：－具有数据输出端的多个数据处理单元（１０ａ－ｄ，１６ａ－ｂ），至少部分所述数据处理单元具有地址输出端；－具有地址线和数据线的总线（１４），所述数据线支持在一个总线周期中同时传送多至最大比特 数；－总线控制器（２０），连接至所述数据处理单元，并用于控制在连续的访问周期中对所述总线的访问，所述总线控制器（２０）用于在同一总线周期中，使得来自所述数据处理单元（１０ａ－ｄ，１６ａ－ｂ）中相应数据处理单元的、小于所述最大比特数的 多个数据字的数据比特相组合地放到所述数据线上，所述总线控制器（２０）使得在多个相应的总线周期中，把由所述数据处理单元（１０ａ－ｄ，１６ａ－ｂ）中的所述相应数据处理单元提供给所述多个数据字中相应数据字的写地址放到所述地址线上。

【技术特征摘要】
【国外来华专利技术】EP 2003-11-13 03104176.71.一种电子数据处理电路，所述电路包括-具有数据输出端的多个数据处理单元(10a-d，16a-b)，至少部分所述数据处理单元具有地址输出端；-具有地址线和数据线的总线(14)，所述数据线支持在一个总线周期中同时传送多至最大比特数；-总线控制器(20)，连接至所述数据处理单元，并用于控制在连续的访问周期中对所述总线的访问，所述总线控制器(20)用于在同一总线周期中，使得来自所述数据处理单元(10a-d，16a-b)中相应数据处理单元的、小于所述最大比特数的多个数据字的数据比特相组合地放到所述数据线上，所述总线控制器(20)使得在多个相应的总线周期中，把由所述数据处理单元(10a-d，16a-b)中的所述相应数据处理单元提供给所述多个数据字中相应数据字的写地址放到所述地址线上。2.如权利要求1所述的电子数据处理电路，其中所述数据处理单元(10a-d)支持可变字长，所述总线控制器(20)使放在所述数据线上的所述多个数据字中的字的数目适合于由所述数据处理单元(10a-d，16a-b)提供的一种或多种字长。3.如权利要求1所述的电子数据处理电路，其中所述总线控制器(20)用于根据一种评估选择一种分布，该分布即在所述同一周期中把所述多个字中的哪些比特放到所述数据线的哪些数据线上，所述评估考虑了当把所述多个字的比特放到所述数据线上时将会改变逻辑电平的数据线的数目，所述总线控制器(20)在至少两种可能的分布中选择一种分布，该分布使所述将会改变逻辑电平的数据线的数目最小。4.如权利要求3所述的电子数据处理电路，其中所述总线控制器(20)从所述数据线上的所述多个字的布局的排列中，选择所述分布。5.如权利要求4所述的电子数据处理电路，其中所述总线控制器(20)使得由所述多个数据处理单元中的所述相应处理单元提供给所述多个数据字中相应数据字的地址在连续的总线周期中按一种序列放到所述地址线上，在所述序列中，地址的位置取决于对应的字放在所述数据线上的位置。6.如权利要求1所述的电子数据处理电路，其中所述数据处理单元(16a-b)中的至少一个是存储器单元，所述总线控制器包括在同一总线周期内相组合地放到所述数据线上的所述多个数据字中的、由所述存储器单元(16a，b)在可用时产生的读结果。7.如权利要求6所述的电子数据处理电路，其中所述控制电路(20)用于调整所述多个相应总线周期中总线周期的数目，其中在所述多个相应总线周期...

【专利技术属性】
技术研发人员：米林德M库尔卡尼，比约托马斯，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]