切换内存时钟频率的方法和装置以及切换时钟频率的系统制造方法及图纸

本发明专利技术公开了一种动态切换内存时钟频率的方法，包括如下步骤：Ａ．结束对内存的访问操作，并关闭内存时钟；Ｂ．使切换后的时钟频率作为内存的工作频率，并将内存恢复为工作状态。本发明专利技术还公开了一种动态切换内存时钟频率的装置以及一种动态切换时钟频率的系统。本发明专利技术方案便于实现，可以使不支持直接切换时钟频率的内存在不损坏数据的情况下动态切换时钟频率，从而达到节省功耗的目的。

【技术实现步骤摘要】

本专利技术涉及内存控制
，特别涉及切换内存时钟频率的方法和装置以及切换时钟频率的系统。
技术介绍
随着片上系统(System on Chip，SOC)芯片技术的发展，一颗芯片上集成的模块，包括中央处理器(CPU)、数字信号处理器(Digital SignalProcessor，DSP)、专用硬件电路等越来越多，因此低功耗也成了SOC一个非常重要的指标。为了达到低功耗的目的，主要采用以下几种方式1) 采用更新的工艺，降低芯片核心电压；2) 降低或关闭非工作区域的电压；3) 动态关闭时钟；4) 动态切换时钟频率。这里对前三种方式不做过多介绍，仅介绍其中第四种方式。动态切换时钟频率，也就是在任务不繁忙的时候，降低芯片工作模块的时钟频率，以达到降低动态功耗的目的。由于芯片中会有多个硬件模块同时工作，通过多条总线访问内存，因此一般来说降低时钟频率，除了降低硬件模块的时钟频率外，还需要同时降低总线、内存控制模块和内存的时钟频率。图1示出了多路总线访问内存时进行动态时钟频率切换的系统的示意图。总线1到总线n表示访问内存101的各路总线，分别通过各自的总线接口向内存访问仲裁模块203发出读写请求。内存访问仲裁模块203从这些读写请求中选择出一个读写请求允许其访问内存，以保证同一时刻只有一个读写请求访问内存。内存访问仲裁模块203将其选择结果发送到总线选择模块102。总线选择模块102允许所述选择结果对应的总线访问内存进行读写操作。其中总线选择模块102和内存访问仲裁模块203可以合称为内存控制模块。当要改变时钟频率时，外部控制模块向内存101以及各路总线发送频率切换信号，内存101随之改变时钟频率，此时对内存101执行读写操作的那一路总线也跟着改变时钟频率；之后再访问内存101的总线都按照改变后的时钟频率进行读写操作。对于有些种类的内存，如动态随机存储器，可以支持动态切换时钟频率，因此可以直接应用上述方法来降低功耗；但有些内存不能直接切换时钟频率，否则数据可能会被破坏。对于采用这些内存的芯片来说，采用现有技术就无法通过动态切换时钟频率的方式来降低功耗。
技术实现思路
有鉴于此，本专利技术的目的在于，提出一种切换内存的时钟频率的方法、装置以及切换时钟频率的系统，可以使不支持直接切换时钟频率的内存也能够动态切换时钟频率。所述切换内存时钟频率的方法包括如下步骤A、结束对内存的访问操作，并关闭内存时钟；B、将切换后的时钟频率作为内存的工作频率，并将内存恢复为工作状态。所述步骤A包括禁止新的内存访问请求，等待当前正在访问内存的总线结束访问内存的操作后，使内存处于等待状态，并关闭内存时钟。所述切换内存时钟频率的装置包括总线选择模块和用于根据来自各路总线的内存请求信号，选择当前允许访问内存的总线通道，并将选择结果通过总线允许信号发送至总线选择模块的内存访问仲裁模块； 内存状态控制模块，用于根据所收到的切换控制信号，向内存访问仲裁模块发送禁止新请求信号；当收到内存访问仲裁模块的所有访问结束信号后，向外部返回准备切换状态信号；内存访问仲裁模块还用于在接收到禁止新请求信号后，停止产生总线允许信号，等待当前正在访问内存的总线结束访问内存的操作后，向内存状态控制模块返回所有访问结束信号。所述切换时钟频率的系统包括内存控制模块，用于收到外部控制模块的切换控制信号后，停止响应总线接口的内存访问请求，等待当前正在访问内存的总线完成访问内存操作后，向外部控制模块返回准备切换状态信号；外部控制模块，用于向内存控制模块发送切换控制信号，当内存控制模块返回准备切换状态信号后，向内存以及各路总线发送切换后的时钟频率；内存以及一路以上的总线和总线接口。所述内存控制模块进一步包括内存访问仲裁模块，用于接收各路总线接口产生的内存请求信号，选择当前允许访问内存的总线通道，并将选择结果通过总线允许信号发送至总线选择模块；当收到内存状态控制模块的禁止新请求信号后，停止产生总线允许信号，等待当前正在读写内存的总线操作完成后，向内存状态控制模块返回所有访问结束信号；总线选择模块，用于根据所收到的总线允许信号，允许相应的总线接口访问内存；内存状态控制模块，用于根据所收到来自外部控制模块的切换控制信号，向内存访问仲裁模块发送禁止新请求信号；当收到内存访问仲裁模块的所有访问结束信号后，向外部控制模块返回准备切换状态信号。从以上技术方案可以看出，在切换内存的时钟频率前，首先停止总线对内存的访问操作，在所有访问操作都结束以后，先使内存处于等待状态，再关闭内存时钟，然后再将内存恢复到新的时钟频率下的工作状态。这样可以使不支持直接切换时钟频率的内存在不损坏数据的情况下动态切换时钟频率，从而达到节省SOC功耗的目的。并且本专利技术方案的实现相当简单。附图说明图1为现有技术中多路总线访问内存时进行动态时钟频率切换的系统示意图；图2为本专利技术实施例多路总线访问内存时进行动态时钟频率切换的系统示意图；图3为本专利技术实施例进行时钟频率切换的时序流程图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步的详细阐述。本专利技术的核心思想是当要切换内存的时钟频率时，首先让内存从工作模式进入等待模式，并关闭内存的时钟；在内存时钟已关闭的情况下，切换总线和内存的工作频率，然后再将内存恢复到正常的工作模式。基于这样的设计思想，本专利技术实施例给出了实现多路总线访问内存时进行动态时钟频率切换的系统，如图2所示总线1到总线n表示访问内存201的各路总线，总线接口用于处理总线访问内存的时序，生成内存请求信号发送至内存访问仲裁模块203；将数据/地址/控制信号发送至总线选择模块202；接收从总线选择模块202返回的从内存201中读取的数据，并将所述数据传递回总线。内存201用于根据总线接口的内存访问请求执行相应的读写操作，还用于根据外部控制模块205的切换后的时钟频率进行时钟频率的切换。总线选择模块202根据所收到的总线允许信号，允许相应的总线接口访问内存201。内存访问仲裁模块203用于接收各路总线接口产生的内存请求信号，选择当前允许访问内存的总线通道，并将选择结果通过总线允许信号发送至总线选择模块202；当收到内存状态控制模块204的禁止新请求信号后，停止产生总线允许信号，等待当前正在读写内存的总线操作完成后，向内存状态控制模块返回所有访问结束信号。内存状态控制模块204用于根据所收到来自外部控制模块205的切换控制信号，向内存访问仲裁模块203发送禁止新请求信号；当收到内存访问仲裁模块203的所有访问结束信号后，向外部控制模块205返回准备切换状态信号。外部控制模块205不对应具体的模块，而是内存控制模块之外的，所有与内存时钟频率切换有关的控制模块的总称。外部控制模块205用于向内存状态控制模块204发送切换控制信号，当收到来自内存状态控制模块204的准备切换状态信号时，向内存201发送切换后的时钟频率。上述模块中，总线选择模块202、内存访问仲裁模块203和内存状态控制模块204合称为内存控制模块。为了使时钟频率切换这一过程更加清楚，下面参照图3所示的时序交互流程进行说明，包括如下步骤步骤301外部控制模块向内存状态控制模块发送切换控制信号。步骤302内存状态控制模块本文档来自技高网...

【技术保护点】
一种切换内存时钟频率的方法，其特征在于，该方法包括如下步骤：Ａ、结束对内存的访问操作，并关闭内存时钟；Ｂ、将切换后的时钟频率作为内存的工作频率，并将内存恢复为工作状态。

【技术特征摘要】
1.一种切换内存时钟频率的方法，其特征在于，该方法包括如下步骤A、结束对内存的访问操作，并关闭内存时钟；B、将切换后的时钟频率作为内存的工作频率，并将内存恢复为工作状态。2.根据权利要求1所述的方法，其特征在于，所述步骤A包括禁止新的内存访问请求，等待当前正在访问内存的总线结束访问内存的操作后，使内存处于等待状态，并关闭内存时钟。3.一种切换内存时钟频率的装置，包括总线选择模块和用于根据来自各路总线的内存请求信号，选择当前允许访问内存的总线通道，并将选择结果通过总线允许信号发送至总线选择模块的内存访问仲裁模块，其特征在于，该装置还包括内存状态控制模块，用于根据所收到的切换控制信号，向内存访问仲裁模块发送禁止新请求信号；当收到内存访问仲裁模块的所有访问结束信号后，向外部返回准备切换状态信号；内存访问仲裁模块还用于在接收到禁止新请求信号后，停止产生总线允许信号，等待当前正在访问内存的总线结束访问内存的操作后，向内存状态控制模块返回所有访问结束信号。4.一种切换时钟频率的系统，包括一路以上的总线以及总线接口、内存...

【专利技术属性】
技术研发人员：李晓强，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]