一种时序电路优化方法、装置及其存储介质制造方法及图纸

本发明专利技术公开了一种时序电路优化方法、装置及其存储介质，属于数字集成电路领域。本发明专利技术主要包括提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，能够实现对时序电路中连续出现的多处时序违例路径进行优化。

【技术实现步骤摘要】
一种时序电路优化方法、装置及其存储介质
本专利技术涉及数字集成电路领域，特别涉及一种时序电路优化方法、装置及其存储介质。
技术介绍
在数据集成电路设计过程中，时序收敛是至关重要的一个环节。通常会采用优化寄存器传输级代码(RTL代码)，设置合理的约束文件以及提高工艺节点等手段，来优化系统架构达到时序收敛的目的。但是在集成电路设计的中后段流程中，当寄存器传输级代码已经合理时，如果此时电路中的时序仍未收敛，采取优化系统架构和提高工艺节点将会耗费大量的时间。现有技术中在出现时序违例(timing-violation)的点设置时钟的延时(latency)来优化时序的方式，对连续出现多处时序违例路径的情况，只能优化最靠近无时序违例处的时序违例路径，不能对所有的时序违例路径进行优化。
技术实现思路
针对现有技术存在的问题，本专利技术主要提供一种时序电路优化方法、装置及存储介质，通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序路径的时间裕量对违例时序路径后第一个触发器的本地时钟端进行设置，实现时序电路的优化。为了实现上述目的，本专利技术采用的一个技术方案是：提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。本专利技术采用的另一个技术方案是：提供一种时序电路优化装置，其包括：用于对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的模块；以及，用于根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的模块本专利技术采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行方案一中的时序电路优化方法。本专利技术的技术方案可以达到的有益效果是：本专利技术通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序路径的时间裕量对违例时序路径后第一个触发器的本地时钟端进行设置，实现对时序电路中连续出现的多处时序违例路径进行优化。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是出现时序违例的时序路径示意图；图2是现有技术中消除时序违例方法的示意图；图3是现有技术中消除时序违例前后时钟采集数据过程示意图；图4是本申请一种时序电路优化方法的一个具体实施方式示意图；图5是本申请一种时序电路优化方法进行分组过程的一个具体实施例示意图；图6是本申请一种时序电路优化装置的一个具体实施方式示意图。通过上述附图，已示出本专利技术实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本专利技术的概念。具体实施方式下面结合附图对本专利技术的较佳实施例进行详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围做出更为清楚明确的界定。需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。如图1所示，当CK1—>D2的时间裕量(slack)为-100ps，而CK2—>D3的时间裕量为+300ps；如图2所示，通常可以借用CK2—>D3富裕的时间裕量来消除CK1—>D2的时序违例(violation)，可以在FF2的本地CK端插入一个延时(delay)值为200ps的缓存(BUF)，或者设置CK2的时钟延时(Latency)的值为100ps，使得CK2—>D3的时钟周期减小100ps，而CK1—>D2的时钟周期增加100ps，相当于总体时钟周期不变的前提下将富裕时序路径的时间借用给违例的时序路径。时钟关系如图3所示。优化前，由于CK1—>D2的路径延迟较大，所以CK2采不到data2，优化后CK2’能采到data2。但是当出现图3的情况时：slack1和slack2均小于0，slack3和slack大于0，尽管在FF3的本地时钟端(CK3)插入BUF/设置Latency能够消除CK2—>D3的violation，使得slack3大于0，但是并不能消除CK1—>D2的violation。即当连续多条时序路径出现时序违例并且后续时序路径有富裕的时间裕量时，并不能将所有的时序违例全部优化掉，只能优化距离富裕时序裕量的时序路径最近的一个违例时序路径。下面以具体地实施例结合附图对本专利技术的技术方案以及本专利技术的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对相同或相似的概念或过程可能在某些实施例中不再赘述。图4示出了本申请一种时序电路优化方法的一个具体实施方式。在图4示出的具体实施方式中，本申请的时序电路优化方法包括过程S401，以及过程S402。图4的过程S401示出的是对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的过程，以利于在得到的每个分组内，根据各时序路径的时间裕量，相应的设置时钟延迟从而优化其中的违例时序路径。在本申请的一个具体实施例中，上述根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的过程包括，按照与时序传递方向相反的顺序，根据连续多条时序路径中至少一条富裕时序路径的富裕时间裕量值与连续多条违例路径的违例时间裕量值的和本文档来自技高网...

【技术保护点】
1.一种时序电路优化方法，其特征在于，包括：/n对在时序传递的方向上具有连续多条违例时序路径以及所述连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组；以及，/n根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。/n

【技术特征摘要】
1.一种时序电路优化方法，其特征在于，包括：
对在时序传递的方向上具有连续多条违例时序路径以及所述连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组；以及，
根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。


2.根据权利要求1所述的时序电路优化方法，其特征在于，所述根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组的过程包括，
按照与所述时序传递方向相反的顺序，根据所述连续多条时序路径中所述至少一条富裕时序路径的富裕时间裕量值与所述连续多条违例路径的违例时间裕量值的和，对所述连续多条时序路径依次进行分组，得到至少一个所述可优化时序路径组。


3.根据权利要求2所述的时序电路优化方法，其特征在于，所述按照与所述时序传递方向相反的顺序，根据所述连续多条时序路径中所述至少一条富裕时序路径的富裕时间裕量值与所述连续多条违例路径的违例时间裕量值的和，对所述连续多条时序路径依次进行分组得到至少一个所述可优化时序路径组的过程包括，
利用与所述富裕时间裕量值之和大于0的多个所述违例时间裕量值对应的所述连续多条违例时序路径以及所述至少一条富裕时序路径得到至少一个所述可优化时序路径组。


4.根据权利要求1所述的时序电路优化方法，其特征在于，所述根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，
根据每条所述时序路径的时间裕量值以及每组所述可优化时序路径组中每条所述时序路径的所述时间裕量值的时间裕量平均值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。


5.根据权利要求4所述的时序电路优化方法，其特征在于，所述根据每条所述时序路径的时间裕量值以及每组所述可优化时序路径组中每条所述时序路径的所述时间裕量值的时间裕...

【专利技术属性】
技术研发人员：吴景生，葛颖峰，徐祎喆，朱勇，
申请(专利权)人：重庆百瑞互联电子技术有限公司，
类型：发明
国别省市：重庆;50