一种逻辑器件（３０４），其包括与基于微处理器的计算机系统（３０２０，３０２１）结合使用的可重构核心逻辑，该可重构核心逻辑可实现为完全可重构逻辑电路或可重构逻辑和固定逻辑部分（３０４）的组合。该核心逻辑可含有动态或在制造过程中可选的参数化功能，并可允许在两个或更多端口之间动态或预置地重新分配外部带宽。完全可重构电路或可重构和固定的逻辑的组合可共同制造在单个管芯上，或由集成电路管芯堆叠技术形成。至少部分可重构逻辑电路可配置成用作一项或多项直接执行逻辑（ＤＥＬ）可重构处理元件，在访问计算系统资源方面，该ＤＥＬ可重构处理元件可用作相关微处理器的有效同位体。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及基于微处理器的计算机系统领域。更确切地 说，本专利技术涉及结合基于微处理器的计算机系统使用的包括可重构核 心逻辑的逻辑器件。
技术介绍
当前，利用例如微处理器等的高密度逻辑器件的计算机系统通常 需要结合使用通常被称为"核心逻辑"的某形式的芯片组。该核心逻 辑的用途在于执行计算机所需要的功能，但并非必须由微处理器本身 提供。这些功能的实例是显示器、外围输入/输出(I/O)访问和主存 储器访问。显然，这三个功能各自所需的性能水平将根据特殊应用大 大变化。正因为如此，几乎每一种微处理器都存在多种芯片组，提供 各种各样的性能组合及价格点。此外，由于任何特定的微处理器会有 有限的功能性以及有限的外部带宽，则核心逻辑的功能是通过经由前 端总线(FSB)的可用微处理器互联带宽提供所有剩余的所需功能。
技术实现思路
与所有当前可用的展现确定功能的标准核心逻辑不同，如果开发 出含可重构逻辑的核心逻辑，其功能性可根据各种需要 (need-by-need basis)变化，同时消除与制造多个不同的专用的芯片组相关的高开发成本。例如，这种核心逻辑可通过重新分配引脚和 门电路来分割固定的可用带宽，用于支持内存密集型应用的分割与用于支持显示密集型应用(display intensive application)的分割不同。对于i/o密集型应用它也可执行不同的组合。例如，如果某人打算选择使用PCI Express X8而不是PCI Express X4，通过向特定的1/0功能分配两倍数量的引脚可能得到基本上两倍 的带宽。另一个例子是再次重新分配引脚，与单通道控制器相反，执 行用于需要最大内存带宽的应用的双通道存储控制器。也可能不设计 和制造新的芯片而执行常规接口，例如SRC Computers SNAPTM，或者 还未知的I/0标准。可通过在装配主板时的固定方式或根据动态应用 (application-by-application basis)完成这些部件的重构。首先， 用户或主板制造商将决定需要什么接口组合。方便地，在此步骤之前， 所有现有接口可以归纳到电路"宏指令"库。第二步是然后从该库中选 择适当的宏。第三，可运行布局布线程序以实际产生将并入所需宏 组的电路。这个过程的输出将是二进制配置文件。第四，该文件将 被直接载入可重构核心逻辑或相邻配置可编程只读存储器(PR0M)中。 然后可以启动该可重构核心逻辑，使其装载配置文件以备使用。除了该端口可重构性能之外，还可能在核心逻辑中执行各种功 能。例如，假设需要非线性存储数据存取模式。在目前的标准系统中， 必须从存储器中检索用于每一所需元素的高速缓存线。这很可能意味 着，例如，与实际所需的数据相比处理器必需读取多于16倍的数据。 现今的核心逻辑不得不这样做，因为其功能性必须在设计时确定。反 过来，这给用于各种应用的设计方法施加了压力，因而阻碍对特定应 用的最优化。另一方面，根据本专利技术的公开内容，如果核心逻辑中例示了参数 化数据预取功能单元，那么从处理器传递到该参数化数据预取功能单 元中的参数能够使其改变其电路功能性，并以非线性、特定应用方式 访问存储器，而后仅提取和压縮处理器所需的数据。那么对于该例子 这将在带宽效率方面产生多达16X的提高，而可以根据(based off)从处理器接收到的数据读取命令实现。如果核心逻辑的所有或至少部 分可重构，可实现这一 点。尽管用非可重构逻辑也可能实现至少一部分这种操作功能性选 择，然而电路必需预先被确定并且在设计芯片时被设定。此外，与仅 简单提供一组可重构的门电路相反，由于必需在门电路中实现所有需要的选项，所以将使用更多逻辑。根据目标应用，数据预取和数据存 取功能单元的补码可完全不同，并且甚至可包括数学功能。而且，提 供和使用根据本专利技术的可重构核心逻辑芯片组允许该补码在主板装配(board build)时被设定，或根据应用被重构。可至少用两个方法实现这种所需的功能性。该装置可以为100% 可重构，或者可以将一定量的固定逻辑(如前端总线接口)与一定量 的如用于数据预取或I/O端口选择的可重构逻辑等的可重构逻辑结 合。而且，可用几种方法实现这种核心逻辑的实际物理执行。首先， 通过将公知的基于可重构逻辑的静态随机存取存储器(SRAM)制造技 术与标准逻辑的兼容制造技术结合，在单个管芯上制造两种逻辑类型 是可能的。这非常类似于目前使用的在同一管芯上制作带有SRAM缓 存的高端微处理器的制造工艺。其缺点是，需要相当先进的晶片加工 技术，从而导致大的管芯面积。反过来，除非保持很严格的工艺控制， 否则这样更易于产生会降低成品率的晶圆缺陷。另一种技术是，在如上述授权专利和未决专利申请中所公开和要 求保护的标准逻辑器件顶部堆叠标准可重构器件。这有明显优势，利 用两个较小的管芯，其本身将比单个大管芯具有更高的成品率，而只 需要额外的管芯堆叠操作。第三种选择是使用100%可重构器件实现 所有的核心逻辑功能。以前，SRC Computers, Inc., Colorado Springs, Colorado (SCR 电脑公司，科罗拉多斯普林斯)已使用标准的现场可编程门阵列(FPGA) 提供专用集成电路(ASIC)代替桥芯片，能够直接连接至Intel" P6 FSB，因而显示出使用可重构器件连接至FSB的生存性。然而，与本 专利技术不同，这项技术主要提供没有能力在系统中重构的固定设计，且 无法如在此公开的那样有效地改变其1/0补码，除了连接至FSB外也不能执行所有典型的北桥功能。该设计的主要目的是有效地替代本来将用于附加在标准北桥之外的ASIC,而非作为标准北桥的替换物。根据本专利技术的技术，还可能通过部分或所有可能为可重构的多重 组件将核心逻辑功能分开，很像目前将芯片在"北桥"和"南桥"之 间分开。在此特别公开了一种逻辑器件，该逻辑器件包括与基于微处理器 的计算机系统结合使用的可重构核心逻辑，可用完全可重构逻辑电路 或可重构逻辑和固定逻辑部分的组合实现该可重构核心逻辑。该核心 逻辑可含有动态可选或在制造过程中可选的参数化功能，并可允许在 两个或更多端口之间动态或预置地重新分配外部带宽。完全可重构电 路或可重构和固定的逻辑的组合可共同制造在单个管芯上，或由集成 电路管芯堆叠技术形成。在此还特别公开了一种用于将至少一个微处理器连接至存储系 统的逻辑器件，该逻辑器件包括用于将所述逻辑器件连接至所述存储 系统的可重构逻辑部分。在此处公开的另一实施例中，该逻辑器件可 进一步包括用于将所述逻辑器件连接至所述至少一个微处理器的固 定逻辑部分。至少部分的可重构逻辑部分还可另外配置成用作一项或多项直 接执行逻辑(DEL)的可重构处理元件，在访问计算系统资源方面，该 DEL可重构处理元件可用作相关微处理器的有效同位体。附图说明结合附图参考以下优选实施例的说明，本专利技术的上述及其它特点 和目的以及实现它们的方式将变得更加明显，并且本专利技术本身将得到最好的理解。其中图l是结合传统核心逻辑芯片组和非交叉存取的存储器执行的部分计算机系统的功能框图；图2是结合具有交叉存取存储器和基于I/O的图形端口 (I/0-based graphics port)的传统核心逻辑芯片组执行的部分计算 本文档来自技高网...
【技术保护点】
一种用于将至少一个微处理器连接到存储系统的逻辑器件，包括：用于将所述逻辑器件连接到所述存储系统的可重构逻辑部分。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：詹姆斯D古齐，L伯顿，J胡篷塔尔，
申请(专利权)人：詹姆斯D古齐，
类型：发明
国别省市：US[美国]
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