用于与存储器装置通信的系统和方法制造方法及图纸

本发明专利技术涉及一种包括存储器接口的装置。该存储器接口包括数据接口，第一状态机和第二状态机。该第一状态机包括第一芯片选择接口和第一就绪／忙碌接口。该第一状态机被配置用于在第一存储器装置耦接到数据接口时分别通过该第一芯片选择接口和该第一就绪／忙碌接口选择并监视该第一存储器装置。该第二状态机包括第二芯片选择接口和第二就绪／忙碌接口。该第二状态机被配置用于在第二存储器装置耦接到数据接口时分别通过该第二芯片选择接口和该第二就绪／忙碌接口选择并监视该第二存储器装置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及与存储器装置通信的系统和方法。技术背景消费者对便携式装置，例如个人数字助理(PDA), MP3播放器，便携存 储器系统，高级蜂窝电话系统和照相机的需求日益增长。传统的非易失性存储 器存储系统，例如软盘，硬盘驱动器和光盘驱动器通常由于它们的机械缺陷、 重量大、体积大和能耗高等缺点而不适用于便携式體。因此，便携式装置的 制造商转向固态存储器系统，例如快闪存储器和电可擦除可编程只读存储器 腿PROM)。然而，这样的固态存储器系统在处理翻时具有长的等待时间。特别地， 可以以纳秒量级的速率将命令和地址传避睏态存储器系统，而固态存储器响 应命令和地址的 处理一般需要显著更长的时间，与微秒一样高。传统的存储器接口一次访问一个固态存储器系统，暂停以等待来自固态存 储器系统的就绪信号(ready signal)。甚至在访问多个固态存储器装置的存储器 接口中，通常是一次一个地执行对存储器装置的操作，并且在另一个操作开始 前接口暂停以等待^操作的完成。例如，传统的存储器接口可以对第一存储 器装置写一页，并且暂停，在向第二存储器装置写第二页之前等待该写操作完 成。在另一个例子中，传统的存储器接口在第二存储器装置的i央擦除命令开始 前，等待第一存储器装置的块擦除命令完成。在其它传统的系统中，在第二组 操作可以开始前必须完自所有装置上的f喿作。因而，在存储器接口和固态存储器體之间的 总线，以及在存储器接 口和直接存储器存取控制器之间的数据总线，可能在存储器装置数据处理期间 经受延长的无效周期，导致数据总线的有效^ffi降低。对于 密集的活动， 尤其是对于在例如MP3播放器和照相机的装置上的活动，通过数据总线的有 效数据传输速率的减小导致装置性能的斷氏。因此，需要一种改进的用于与存 储器装置进行数据传输的系统和方法。附图说明ffil参照附图可以更好地理解本专利技术，以及它的诸多特征和优点对本领域 技术人员来说将变得明显。图1和图2包括 处理装置部件的示例性实施例的说明。 图3包括存储器装置存取的示例性时间线的说明。图4包括用于存取存储器装置的示例性方法的说明，其可以通il数据处理装置例如图1和2中所示的数据处理装置来执行。在不同的附图中使用同样的参考标记表示相似的或同样的项。具体实施方式在特定的实施例中，本公开涉及一种繊处理装置，该繊处理體包括 存储器接口。该存储器接口包括数据接口，该数据接口被配置为访问一个或多 个固态存储器體。此外，该存储器接口包括具有第一芯片选择接口和第一就绪/忙碌(ready/busy)接口的第一状态机。该存储器接口还包括具有第二芯片 选择接口和第二就绪/忙碌接口的第二状态机。在一个实施例中，第一芯片选择 接口和第一就绪/忙碌接口孝鹏到例如NAND快闪存储器装置的第一存储器装 置。可以将第二芯片选择接口和第二就绪/忙碌接口连接到例如第二 NAND快 闪存储器装置的第二存储器装置。第一和第二存储器装置可以是同样类型的， 例如是決闪存储器装置。另外，包括存储離口的类鄉处理體还可以包括连接到第一内部 总 线的处理器核。该第一内部数据总线可以连接到挢，该桥与第二内部数据总线 相连。第二内部数据总线可以连接到该存储器接口。在一个示例性实施例中， 该桥可以包括直接存储器存取(DMA)控制器。第一状态机可以通过第一通 道连接到DMA控制器并且第二状态机可以通过第Z^Iit连接到DMA控制器。 在另一个示例性实施例中，例如静态随机存取存储器(SRAM)的随机存取存 储器(RAM)，耦接到第一内部数据总线。在特定的实施例中，将处理器核、 桥和存储器接口布置在单个衬底上，从而形成芯片上系统，并且存储器装置是 与连接到该芯片上的存储器接口相连的接口管脚的外部存储器装置。在另一个示例性实施例中，本公开涉及一种访问存储器装置的方法。该方法包括当第二快闪存储器^a处于忙碌状态时发送第^令至嗨一快闪存储器装置。第一快闪存储器装置和第二存储^gf鹏到外部数据接口。响应于该命令及关联的地址和数据，第一快闪存储器，i4A忙碌状态。该方法还包括监视第二快闪存储器装置的就绪/忙碌信号，并且当第一快闪存储器，处于忙 碌状态且第二快闪存储器装置处于就绪状态时发送第二命令至U第二快闪存储器 装置。该方法还可以包括监视来自第一快闪存储^l装置的就绪/忙碌信号，并且基于该就敏忙離号通知DMA控制器。图1包括有iW性的装置100的示例性实施例的图示。该装置100包括处 理器104，该处理器104耦接到第一内部数据总线106。桥108耦接到第一内 部数据总线106和第二内部数据总线110。存储器接口 114耦接到第二内部数 据总线110。在一个特定的实施例中，第一内部数据总线106是先进的高性能 总线(AHB)，例如ARM AHB总线，并且第二内部 总线110是先进的 高速外围总线(APBH)，例如适用于访问外围设备的AHB。在一个示例性实施例中，桥108包括直接存储器存取(DMA)控制器112。 该DMA控制器112可以例如被设计为在没有处理器104干预盼瞎况下处理多 页操作。例如，该DMA控制器112可以使用具有分支能力的链接描述符功能 以自动处理敏写多页的操作。装置100包括访问数据接口 126和控制线124的存储器接口 114。控制线 124可以例如包括与命令锁存启动、地址锁存启动、读启动、写启动和写保护 功能相关联的线。数据接口126可以例如是8位数据接口、 16位 接口或32 位接口。在一个示例性实施例中，存储器接口 1U包括一组存储器接口状态机 116、 118、 120和122。針存储器接口状态机(116、 118、 120和122)包括 唯一的通道(144、 146、 148和150)以访问DMA控制器112。此外，#^存 储器接口状态机(116、 118、 120和122)包括賴虫的芯片选择接口和单独的 就绪/忙碌接口。例如，存储器接口状态机116可以包括芯片选择接口128和就 绪/忙碌接口 130。在另一个例子中，存储織口状态机118、 120和122包括 相应的芯片选择接口 132、136和140以及相应的就绪/忙碌接口 134、138和142。 各个状态机的相应的芯片选择和就绪/忙碌接口可以均附着到单独的外部存储器 装置，例如NAND或NOR快闪存储器體。針决闪存储器装置还可以孝鹏 至拱享的控制线124和共享的薩线126。在一个示例性实施例中，存储器接口 114包括寄存器，其被配置为存储与 附加的外围设备例如快闪存储器装置相关联的控制信息。这些寄存器可以例如存储控制信息，例如数据保持时间，地址建立时间和数据建立时间。还可以提 供数据寄存器。这些时间可以用时钟周期的数目来指定。可替换地，这些寄存 器可以与DMA包括在一起。在操作中，处理器核104经由数据总线106将链接的描述符组提供给DMA 控制器112。基于这些链接描述符，DMA控律'J器112经由存储離口状态机 访问各个存储器装置。例如，为了访问第一快闪存储器装置，DMA控制器112 可以与存储器接口状态机116相互作用。存储器接口状态机116通过芯片启动 128启动第一快闪存储器装置。存储器接口 114可以经由控制线124和数据线 126将命令本文档来自技高网...

【技术保护点】
一种装置，包括：存储器接口，其包括：数据接口；第一状态机，该第一状态机包括第一芯片选择接口和第一就绪／忙碌接口，该第一状态机被配置用于在第一存储器装置耦接到数据接口时分别经由该第一芯片选择接口和该第一就绪／忙碌接口选择并监视该第一存储器装置；以及第二状态机，该第二状态机包括第二芯片选择接口和第二就绪／忙碌接口，该第二状态机被配置用于在第二存储器装置耦接到数据接口时分别经由该第二芯片选择接口和该第二就绪／忙碌接口选择并监视该第二存储器装置。

【技术特征摘要】
【国外来华专利技术】US 2005-6-30 11/171,9191.一种装置，包括存储器接口，其包括数据接口；第一状态机，该第一状态机包括第一芯片选择接口和第一就绪/忙碌接口，该第一状态机被配置用于在第一存储器装置耦接到数据接口时分别经由该第一芯片选择接口和该第一就绪/忙碌接口选择并监视该第一存储器装置；以及第二状态机，该第二状态机包括第二芯片选择接口和第二就绪/忙碌接口，该第二状态机被配置用于在第二存储器装置耦接到数据接口时分别经由该第二芯片选择接口和该第二就绪/忙碌接口选择并监视该第二存储器装置。2. 如权利要求l所述的装置，还包括控制接口，该控制接口被配置用于 控制所述第一和第二存储器體。3. 如权利要求1所述的體，还包括直接存储器存取(DMA)控制器， 所述第一状态机包括至该DMA控制器的第一通道，以及所述第二状态机包括 至该DMA控制器的第，道。4. 如权利要求3所述的體，其中DMA控制器被配置用于fflil存储器 接口执行多页操作。5. 如权利要求1所述的装置，其中该存储器接口是先进的高速外围总线 可访问的。6. 如权利要求1所述的體，其中第一存储器體是耦接至U第一芯片选 择接口和第一就绪/忙碌接口的第一快闪存储器装置，以及其中第二存储器装置 是謝妾至U第二芯片选择接口和第二就绪/忙碌接口的第二快闪存储器體。7. 如权利要求l所述的體，其中存储^l妾口还包括第三状态机，该第 三状态机包括第三芯片选择接口和第三就绪/忙碌接口。8. 如权禾腰求1所述的體，还包括耦接至悌一和第二状态机的仲裁电路。9. 如权利要求8所述的驢，还包括耦接到娜接口和仲裁电路的管脚状态机。10. —种访问存储器的方法，该方纟跑括 当第二快闪存储器體处于忙碌状态时发送第^^令至IJ第一快闪存储器装 置，第一快闪存储器装置和第二快闪存储器装置耦接到数据接口，响应于第一 命令，第一快闪存储器装置iSA忙碌状态；监视第二快闪存储器體的就绪/忙碌信号；并且当第一快闪存储器装置处于忙碌状态并且第二快闪存储器^fi处于就绪状 态时，发送第二命令到第二快闪存储器装置。11. 如权利要求10所述的方法，还包括监视第一快闪存储器装置的就绪/忙碌信号。12. 如权利要求11所述的方法，还包括响应于就绪/忙碌信号从第一状态 机经由第一通道用信号通知直接存储器存取(DMA)控制器。13. 如权利要求ll所述的方法，还包括响应于第二快闪存储器装置的就绪/忙碌信号经由第二通道用信号通知 DMA控制器。14. 如权利要求10所述的方法，还包括当第一决闪存储器装置处于忙碌 状态时，经...

【专利技术属性】
技术研发人员：M亨森，DC巴克，
申请(专利权)人：西格马特尔公司，
类型：发明
国别省市：US[美国]