【技术实现步骤摘要】
终端电阻电路、芯片以及芯片通信装置
本申请涉及半导体集成电路
，更具体地，涉及一种终端电阻电路、芯片以及芯片通信装置。
技术介绍
随着集成电路的高速发展，现场可编程逻辑门阵列(FieldProgrammableGateArray，FPGA)芯片作为一种可编程逻辑器件，在短短二十多年中从电子设计的外围器件逐渐演变为数字系统的核心，伴随着半导体工艺技术的进步，FPGA芯片的设计技术也取得了飞跃式发展及突破。由于FPGA芯片具有高密度、高保密、低功耗、低成本、系统集成、动态可重构等特点，已经在通信、航天、消费电子等领域得到广泛应用。然而，目前芯片通常存在其高速差分I/O对两端之间的终端电阻，在芯片上电时会出现导通的情况，从而导致芯片的高速差分I/O对两端出现短路，造成芯片系统工作异常的问题。
技术实现思路
鉴于上述问题，本申请提出了一种终端电阻电路、芯片以及芯片通信装置，以解决上述问题。第一方面，本申请实施例提供了一种终端电阻电路，应用于芯片的高速差分I/O对，高速差分I/O对包括第一接口...
【技术保护点】
1.一种终端电阻电路，其特征在于，应用于芯片的高速差分I/O对，所述高速差分I/O对包括第一接口和第二接口，所述终端电阻电路包括：/n两个电阻电路，所述两个电阻电路串联后的一端与所述第一接口电连接，所述两个电阻电路串联后的另一端与所述第二接口电连接，其中，所述两个电阻电路之间的导线上具有目标节点，所述两个电阻电路关于所述目标节点对称设置；以及/n控制电路，所述控制电路分别与所述两个电阻电路电连接，用于所述芯片在上电过程中，控制所述两个电阻电路处于断开状态。/n
【技术特征摘要】
1.一种终端电阻电路，其特征在于，应用于芯片的高速差分I/O对，所述高速差分I/O对包括第一接口和第二接口，所述终端电阻电路包括：
两个电阻电路，所述两个电阻电路串联后的一端与所述第一接口电连接，所述两个电阻电路串联后的另一端与所述第二接口电连接，其中，所述两个电阻电路之间的导线上具有目标节点，所述两个电阻电路关于所述目标节点对称设置；以及
控制电路，所述控制电路分别与所述两个电阻电路电连接，用于所述芯片在上电过程中，控制所述两个电阻电路处于断开状态。
2.根据权利要求1所述的终端电阻电路，其特征在于，所述电阻电路包括电阻单元、第一开关单元和第二开关单元，所述电阻单元的第一端通过所述第一开关单元与所述目标节点电连接，所述电阻单元的第二端与所述第一接口或所述第二接口电连接；
所述第二开关单元分别与所述电阻单元的第一端和所述目标节点电连接。
3.根据权利要求2所述的，其特征在于，所述第一开关单元包括第一MOS管，所述第一MOS管的源极与所述电阻单元的第一端电连接，所述第一MOS管的漏极与所述目标节点电连接，所述第一MOS管的栅极与所述控制电路电连接，其中，所述第一MOS管为P型MOS管。
4.根据权利要求3所述的终端电阻电路，其特征在于，所述控制电路包括第一P型MOS管、第二P型MOS管、第一N型MOS管、第二N型MOS管以及第三N型MOS管；
所述第一P型MOS管的源极与所述电阻单元的第一端电连接，所述第一P型MOS管的漏极与所述第一MOS管的栅极电连接，所述第一P型MOS管的栅极与第一指定控制端口连接；
所述第二P型MOS管的源极与所述电阻单元的第一端电连接，所述第二P型MOS管的漏极与所述第一MOS管的栅极电连接，所述第二P型MOS管的栅极与第二指定控制端口连接；
所述第一N型MOS管的漏极与所述第一MOS管的栅极电连接，所述第一N型MOS管的源极与所述第二N型MOS管的漏极电连接，所述第一N型MOS管的栅极与所述第一指定控制端口电连接；
所述第二N型MOS管的源极与所述第三N型MOS管的漏极电连接，所述第二N型MOS管的栅极与所述第二指定控制端口电连接；
所述第三N型MOS管的源极接地，所述第三N型MOS管的栅极与第三指定控制端口电连接。
5.根据权利要求2所述的终端电阻电路，其特征在于，所述第二开关单元包括第二MOS管，所述第二...
【专利技术属性】
技术研发人员：张千文，梁爱梅，温长清，王齐尉，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44
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