FPGA互连线电路及FPGA互连线延时降低方法技术

本发明专利技术提供的FPGA互连线电路及FPGA互连线延时降低方法，FPGA互连线电路包括开关模块、正反馈电路以及输出缓冲器，正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接；通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器；可见本发明专利技术可以实现加快信号输出的翻转速度，进而达到减少互联线延时的目的，减少了可编程互联模块占用的延时，在一定程度上优化了可编程互联模块的性能，提高了全芯片的速度。

【技术实现步骤摘要】
FPGA互连线电路及FPGA互连线延时降低方法
本专利技术涉及FPGA(Field－ProgrammableGateArray，即现场可编程门阵列)设计领域，具体涉及一种FPGA互连线电路及FPGA互连线延时降低方法。
技术介绍
FPGA是在PAL(ProgrammableArrayLogic，可编程阵列逻辑)、GAL(GenericArrayLogic，通用阵列逻辑)、CPLD(ComplexProgrammableLogicDevice，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。参见图1，基本的FPGA由如下几个部分组成：可编程输入输出IO模块101、可编程逻辑模块103、可编程互联模块102，其中，可编程输入输出IO模块101的作用是连接外部信号与FPGA，实现FPGA与外部进行通信，根据需要，可以实现各种电平标准本文档来自技高网...

【技术保护点】
1.一种FPGA互连线电路，其特征在于，包括开关模块、正反馈电路以及输出缓冲器；/n所述正反馈电路的输入端与所述开关模块的输出端连接，所述正反馈电路的输出端与所述输出缓冲器的输入端连接。/n

【技术特征摘要】
1.一种FPGA互连线电路，其特征在于，包括开关模块、正反馈电路以及输出缓冲器；
所述正反馈电路的输入端与所述开关模块的输出端连接，所述正反馈电路的输出端与所述输出缓冲器的输入端连接。


2.如权利要求1所述的FPGA互连线电路，其特征在于，所述正反馈电路包括上拉正反馈电路和下拉正反馈电路。


3.如权利要求2所述的FPGA互连线电路，其特征在于，所述上拉正反馈电路包括第一PMOS管和第一NMOS管，所述下拉正反馈电路包括第二PMOS管和第二NMOS管；
所述第一PMOS管的源极连接VDD端，所述第一PMOS管的漏极与所述开关模块的输出端连接，所述第一PMOS管的栅极与所述第一NMOS管的源极连接，所述第一NMOS管的栅极与所述开关模块的输出端连接，所述第一NMOS管的漏极与接地端GND连接；
所述第二PMOS管的源极连接VDD端，所述第二PMOS管的栅极与所述开关模块的输出端连接，所述第二PMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极所述开关模块的输出端连接，所述第二NMOS管的漏极与接地端GND连接。


4.如权利要求1所述的FPGA互连线电路，其特征在于，所述FPGA互连线电路还包括控制电路，所述控制电路与所述开关模块连接，并控制所述开关模块的打开或者关闭。


5.如权利要求4所述的FPGA互连线电路，其特征在于，所述开关模块包括第一级NMOS管和第二级NMOS管，所述第一级NMOS管和所述第二级NMOS管进行串联连接，所述开关模块分...

【专利技术属性】
技术研发人员：王俊，温长清，张勇，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44