【技术实现步骤摘要】
神经网络电路的超低功耗负时序余量时序监测方法
本专利技术公开了神经网络电路的超低功耗负时序余量时序监测方法，涉及基于片上时序检测的自适应电压调节技术，属于集成电路低功耗设计的
技术介绍
随着集成电路（IntegratedCircuit,IC）工艺尺寸的逐渐缩小，工艺、电压、温度（Process-Voltage-Temperature,PVT）等偏差对电路的影响也会增大。IC设计者通常会通过预留时序余量的方式保证芯片在最坏情况的PVT环境下也能够正常工作。“最坏情况”是指对电路时序造成负面影响的各种不利因素同时出现的情况，但在芯片实际工作中，最坏情况很少发生甚至不发生，这就导致了设计过于保守，造成了芯片性能和功耗的浪费。片上时序监测技术通过在电路中加入时序监测单元监测PVT偏差对关键路径时序的影响并根据监测的信息自适应地调节工作电压，有效释放预留的时序余量进而提升性能，抑制PVT偏差对电路的影响。在数字电路中，影响功能和性能的最重要的一个因素就是关键路径，即电路中延时最长的一条或一组路径。为了确保数字...
【技术保护点】
1.神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，根据神经网络累加数据的比特数以及关键路径中累加寄存器的位宽选择累加寄存器因累加操作发生反转的比特位为时序监测单元插入点，在关键路径中插入时序监测单元，将时序监测单元插入点至关键路径末端的所有触发器替换为锁存器，修复关键路径中因锁存器导致的短路径，根据时序监测单元输出的报警信号调整神经网络电路系统的电压或频率。/n
【技术特征摘要】
1.神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，根据神经网络累加数据的比特数以及关键路径中累加寄存器的位宽选择累加寄存器因累加操作发生反转的比特位为时序监测单元插入点，在关键路径中插入时序监测单元，将时序监测单元插入点至关键路径末端的所有触发器替换为锁存器，修复关键路径中因锁存器导致的短路径，根据时序监测单元输出的报警信号调整神经网络电路系统的电压或频率。
2.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，对于自累加型神经网络电路，根据输入特征值的比特数x、输入权重的比特数y以及关键路径累加寄存器的位宽z选择累加寄存器第(x+y-1)比特位至第(z-2)比特位中的任意一位为时序监测单元插入点。
3.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，修复关键路径中因锁存器导致的短路径的方法为：将短路径填充至时钟高电平之后的关键路径中。
4.根据权...
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